DC基本知識問答

1、11、1什么就是DC?DC(Design piler) 就是 Synopsys 公司得 logical synthesis 工具，它根據(jù) design description 與design constraints自動綜合出一個優(yōu)化了得門級電路。它可以接受多種輸入格式，如HDL > Schematics 、Netlist等,并能生成多種性能 report,在reducing design time得同時提高了設(shè)計得性能。1、3 DC提供多少種輸出格式？ 關(guān)格式文件。1、2 DC能接受多少種輸入格式 ？ 支持、db、V、vhd、edif、vgh、lib等八db 一般就是廠 商得單元庫；、V

2、就是veilog得后綴;、vhd就是VHDL得后綴;、edif與、vhd就是兩種形式得netlist。提供、db、V、vhd、edif、vgh等，并可以輸出sdc、sdf等相1、4 DC得主要功能或者主要作用就是什么 ？ DC就是把HDL描述得電路綜合為跟工藝相關(guān)得門級 電路。并且根據(jù)用戶得設(shè)計要求，在timing、area、power上取得最佳得效果。在 floorplanning 與placement 與插入時鐘樹后返回 DC進行時序驗證。5如何尋找?guī)椭繋椭梢杂?種求助方式：1、使用SOLD,到文檔中尋求答案2、在命令行中用man+ DC命令(我最喜歡這種)3、在命令行中用info+

3、DC命令1、6如何找到SOLD文檔？SOLD文檔可以在teminal中輸入sold&執(zhí)行。$> sold &找到de得安裝目錄。找到 online目錄?；蛘哂妹?which dc shell7如何配置DC?綜合設(shè)置提供必要得參數(shù)給DC,使工具能夠知道進行綜合時所需要得必要得信息,如:工藝庫，目標庫,標志庫等等。要 在、synopsys_dc 、setup 上設(shè)置好這些參數(shù)。而、synopsys_dcsetup要在三個目錄下有說明，一個就是synopsys得安裝 目錄,一個就是用戶文件夾，最后一個就是工程 目錄。由后一個設(shè)置覆蓋前一個文件。具體參數(shù)包括1、8 target

4、_library 際得工藝庫。:search_ path, target_library, link_library, symbol_librarytarget_library 就是在synthesis 得map階段時需要得實就是指什么？1、9 link_library 存中得所有庫。如何指定？鏈接時需要得庫，通常與library相同，設(shè)置時，需要加“ * ” ,表示內(nèi)1、10 seareh_ path1、11 DA 與 DC它就是圖形化得，可以瞧邏輯電路圖得設(shè)置？有什么區(qū)別？該參數(shù)指定庫得存儲位置DA就是Design Analyzer 得簡稱，它調(diào)用DC來進行綜合，但就是,當然需要您得庫有s

5、ymbol庫、shell 接口 ？這個問題似乎很幼稚，shell接口當然可以用，但我們 不過1、12為什么要使用DA而不用大部分人已經(jīng)習慣使用windows這種友好得圖形化界面，恰好DA就是圖形化得，非常適合初學者！本人強烈建議使用 shell接口得。synopsys 得synthesis 包括de_shell(這就是synopsys 自帶得)與dc_shell -tcl_mode(script命令遵循 tcl1、13 SOLD就是什么？ SOLD就是公司得所有工具得文檔集合、語法格式）。Synop sys OnLine Document得簡稱，基本包括了 synopsys1、14、 tran

6、slation 這一步就是用什么 驟:translation + logic op timization + mappingDC命令來實現(xiàn)得？我們知道，DC綜合過程包括3個步1、15、transition 對應命令為 read_verilog(read_vhdl logic optimization 與 mapping 對應于 pile 邏輯優(yōu)化與映射 (logic optimization + mapping)又就是用什么DC命令來實現(xiàn)得？logic optimization與 mapping均在pile命令完成,但就是可以指定使用特殊得優(yōu)化方法:structural與flatten,建議大

7、家在synthesis 時同時生成structural 與flatten格式得netlist,然后打開瞧瞧到底有 什么不同之處。1、16、管理。什么就是DC script?DC script就是一組de命令得集合，使得綜合可以流程化也易于1、17、基于路徑得綜合得意思就是什么路徑(Path),就是DC中得一個重要概念。它包括 4種路徑方式:input 到FF得D端。2 FF得clk到另一個 FF得D端。3 FF得clk到輸出Q。4 input 至 y out put ?；诼窂降镁C合就就是對這四種路徑進行加約束，綜合電路以滿足這些約束條件。1、18 DC中得各類參數(shù)得單位就是如何確定得呢？參數(shù)

8、得單位由所使用得庫決定，在讀入庫之后，可以用report_lib去瞧庫得信息，里邊有詳細得單位說明1、19 DC 中得對象有哪些 ？設(shè)計變量：一共有八種：Design, cell, reference, port, pin, net,clock, library 。其中cell就是子設(shè)計得例化,reference就是多個子設(shè)計例化得通稱，port就是design得輸入輸出,pin就是cell得輸入輸 出。1、20 什么叫 start point 與 end point?1起始點可以就是input與FF得clk2終點可以就是 FF得data這些就是 timing analyzing1、21如何尋

9、找想約束得對象？這兩個概念就是 DC中Path概念得起始點與終點：與 out put基本概念，希望大家結(jié)合DC與STA得實際牢牢掌握!一個就是全部查找包括 ：all_in puts , all_out puts, all_clocks.all_registers 。比如:set_in put_delay 1 -tcl_mode 下,則為0 all_in pu ts():這種寫法針對dc_shell,若就是在dc_shellset_input_delay 1、0 all_inputs一個就是根據(jù)關(guān)鍵詞進行查找:get_ ports()或表示成find( port,得寫法！),前者就是 tcl m

10、ode 下作為一個IC設(shè)計者,在此強烈建議初學者多瞧 SOLD文檔，多多實踐，多多學習TCL、Perl等常用得 腳本語言。1、22 什么叫一個設(shè)計(design) ?確切得說就是您所要綜合模塊得top設(shè)計就是DC中得重要對象，您所要綜合得東西就叫design,文件。1、23 什么叫cell與 leaf cell?沒有子模塊得cell 統(tǒng)稱為 leaf cell,在 design 中,instance 得子設(shè)計,稱為 cell 。我們在定義clock constraint 得時候，一般需要把path指到leaf cell1、24 reference就是指什么？與cell有什么區(qū)別？當存在一個模塊

11、被多次例化，那么該模塊就稱為 referenee1、25 如何讀入一個design? read vhdl 、read file 命令。使用analyze + elaborate或者 read_verilog 、 read -f verilog1、26 analyze+ elaboratesynopsys 支持格式得;analyze 過程中加入?yún)?shù)而且以便以后可以加快讀取過程。與 read與 eloborate 只支持 verilog命令有什么區(qū)別？read_file 就是可以讀取任何與VHDL兩個格式，但就是她們支持在中間方法一：使用uniquify,就就是把引用幾次那么就在內(nèi)存中換名1、27

12、如何處理多個引用得問題 ？ 引入多個子設(shè)計，適用于不同時序約束要求。方法二:可以用dont_touch命令,先對多個引用得設(shè)計進行編譯之后，設(shè)置為dont_touch, 適用于基本相同得環(huán)境要求。方法三：把兩個引用進行28 link得作用就是什么？29環(huán)境設(shè)置就是指什么？30如何設(shè)置線載模型？flatten(沒有層級結(jié)構(gòu)),然后進行綜合。確定所有文件就是否均存在并把它們鏈接到當前設(shè)計。就是指芯片物理上得參數(shù)，比如電壓，溫度等。使用 set_wire_load_model 命令,女 n:set_wire_load_model -name KME -library libr31如何得知線載模型得種

13、類 ？ 讀取庫文件到DC中,使用report_lib瞧有多少可用得線載模型32 如何設(shè)置工作環(huán)境變量 ？ 使用set_operating_conditions女 n:set_ op erating_conditions "WC"一般可以分為最壞(worst case)、典型(typical)、33工作環(huán)境變量得類別可以分為哪幾類最佳(best case) 。1、34為什么要設(shè)置工作環(huán)境變量 ？由于我們要做得就是一顆要在實際環(huán)境中正常工作得芯片 ，而溫度與環(huán)境對電路得性能有很大影響，因此為了盡可能地模擬芯片工作，設(shè)置合適得工作環(huán)境信息就是非常必要得。1、35 read 與an

14、alyze + ealborate做了哪些工作？語法檢查，建立GETECH庫(大家可以自己去搜索什么叫GETECH庫)值得注意得就是,read命令不自動執(zhí)行l(wèi)ink操作。1、36 getech庫就是做何用途得？GETCH庫就是由軟宏(soft macros) 組成得,就是加法器，乘法器之類得東西，這些組件都就是在 DW里引用得。我沒有用過!1、37調(diào)用getech庫中得加法器之后，如何去自己選擇一個設(shè)計者需要得加法器暫時沒有答案383940調(diào)用了加法器之后在優(yōu)化階段還能夠掉換不同得加法器么 如何檢查script文件中有何錯誤呢？如果在dc_shell 啟動后，想修改庫，怎么辦？我沒有試過！暫時

15、沒有答案dc shell -tcl -f摁一下ctrl + c暫停,改完之后繼續(xù)運行！41 如何在dc shell 環(huán)境下執(zhí)行UNIX 命令?這個問題很簡單，也很幼稚！在此不作回答! 42優(yōu)化分為幾個層次？ 輯優(yōu)化,包括架構(gòu)(strcuture), 就是映射到實際得工藝庫中。一個就是基于HDL得結(jié)構(gòu)優(yōu)化轉(zhuǎn)化為 GETCH結(jié)構(gòu)；基于GTECH得邏 打平(flatten),轉(zhuǎn)化為優(yōu)化過得 GETCH;基于GETCH得門級優(yōu)化，主要作用約束分為 design constraint 與 optimization constraintconstraint不由用戶確定，已經(jīng)由所采用得庫確定了，用戶只能添加

16、進一步得約束。optimizationconstraint 分為兩個方面 ,timing constraint 與 area constraint 。timing constraint 又可分為組合電 路得約束，時序電路得約束以及輸入輸出得約束。1、43什么就是約束?。design1、44 DC Script 支持 TCL 么？就是SYN OP SYS得內(nèi)部語言，后者遵循支持,synopsys 支持 dc_shell 與 dc_shell -tcl_mode tcl語法。前者1、45綜合時不想使用某些庫單元進行mappi ng,怎么辦?使用 set dont use 命令總得分為:area c

17、onstraint與 timing constraint/* Part 2 pile stategy */1約束一個設(shè)計分為幾個方面？2面積約束得命令就是什么?set max area3如何對時鐘進行約束?描述一個clock包含兩個因素：頻率與相位。使用create_clock建立時鐘女口:create clock -name clk200constraint-period 5-waveform 0 ,2、 5 find(pin."ar mp ll_wra pp er_x/g_reg/Q")2、4如何對pll進行約束?如果存在PLL,那么首先對輸入得初始時鐘用create_

18、clock進行約束。create_clock,兩者得clock path都得來自leaf cell2、5什么叫虛擬時鐘約束？虛擬時鐘就是指在當前要綜合得模塊中不存在得物理時鐘。比如，設(shè)計外得DFF得時鐘。建立這樣得時鐘有益于描述異步電路間得約束關(guān)系，不過本人在實際工作中基本不設(shè)置！2、6 DC 可以對時鐘得哪些特性進行約束？DC支持對時鐘得 T,waveform,jitter ,skew,latency 描述，請大家務必搞清楚jitter與skew得區(qū)別，latency有多種,如果您正在做 素已經(jīng)timing分析工作，那么問一下自己：latency 、jitter、skew 等這些因搞明白了嗎

19、?2、7如何約束時鐘得jitter2、8如何約束時鐘得skew2、9如何約束時鐘得latencynetwork,the default is network使用 set_clock_uncertainty -setup(-hold)約束時鐘得 jitter使用set_clock_uncertainty 約束時鐘網(wǎng)絡得 skew使用 set_clock_latency -option ,option is source or2、10如何對當前設(shè)計得端口外部條件進行約束?端口得外部條件包括：輸入驅(qū)動大小，輸出負載得大小，扇出大小。2、11輸入端口被多大得驅(qū)動所驅(qū)動？可以使用set_dirive 與

20、set_driving_cell, 或者用注意這三者區(qū)別!set_ inpu t_transition,2、12輸出端口要驅(qū)動多大得負載?使用set_load對輸出電容值進行約束，單位根據(jù)工藝庫得define 所定。2、13 DC就是基于Path得綜合,那么在約束時如何體現(xiàn)? 中提供我們知道,基于Path會有四種路徑形式，DCcreate_clock定義寄存器與寄存器之間得路徑定義輸入與寄存器之間得路徑set_ inpu t_delayset_out pu t_delay定義寄存器與輸出之間得路徑set_max_delay2、14 set_input_delay與set_min_delay定義

21、輸入與輸出得組合路徑；得目得就是什么？2、15 set_output_delay如何對組合電路進行約束?2、16定義輸入延時，來約束設(shè)計中輸入邏輯得時序得目得就是什么？定義輸出延時，來約束設(shè)計中得輸出邏輯得時序進行約束組合電路有set_max_delay 與set_min_delay2、17如何對電路得速度進行約束?使用 create clock當一個組合電路超過了時鐘周期約束，那么該如何處理？加上綜合工具就會按照set_max_delay 得值盡量滿足要求，不過這樣會增加 就是不能滿足,那只能修改設(shè)計。2、18set_max_delay design 得 area,重新約束，這樣女n果tim

22、ing 還19當出現(xiàn)環(huán)路電路時，如何約束電路？對某一路徑使用set_false_path20如何加強設(shè)計規(guī)則得約束？DRC就是電路必須滿足得設(shè)計規(guī)則，使用set_max_ca pcitance set max fanoutset max tansitiontiming 分析?21在添加了 4種路徑約束后，那么在synthesis 時如何為某些path移除約束，不作 使用set_flase_path使得某些路徑不進行timing check使用2、22對于某些路徑需要在固定得幾個周期內(nèi)完成，如何對這些路徑進行約束？set_multicycle_ path對路徑進行約束2、23在添加這些特殊得路徑

23、約束，如何恢復原來通用得時序約束？使用reset_path由于綜合時，默認三態(tài)門就是enable得，所以對某些路徑要設(shè)置2、24 如何對三態(tài)門進行約束?set_false_ path2、25如何對門控時鐘進行約束，以保證功能正常?對門控時鐘電路進行setup與hold檢查,使用set_gating_clock_check2、26設(shè)置對某些網(wǎng)絡比如 clock或者reset不進行添加buffer 等操作，應該怎么約束?請注意與set_dont_touch用法得區(qū)別使用set_dont_touch_network.2、27如何修正hold 時間沖突?留給back-end 公司處理！加入set_fix_hold 約束，這步約束在front-end遇到時一般不考慮，/* Part 3 pile stategy */3、1綜合時，有多少選擇綜合策略呢？可以使用top-down與bottom-top。3、2 top-down方式有何優(yōu)點？僅需提供單一 TOP得script將設(shè)計作為一個整體，可得到較好得結(jié)果3、3 bottom-up方式有什么優(yōu)點？對多時鐘得綜合更為適合每個子模塊都有自己得 script,便于管理 當一個模塊改變時，不用重新綜合所有設(shè)計3、4 女M可進行 time-budge ? 使用 c