EDA技術(shù)期末考試復(fù)習(xí)資料

1、EDA技術(shù)期末考試復(fù)習(xí)資料什么是EDA本意：Electronic Design Automation在教材中“EDA是指依賴(lài)于功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描敘語(yǔ)言HDL為系統(tǒng)邏輯描述 手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布 局布線），以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)的實(shí)現(xiàn)目標(biāo)：完成專(zhuān)用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)（這種說(shuō)法太片面）實(shí)現(xiàn)ASIC的三種途徑：可編程邏輯器件CPLD FPGA半定制或全定制ASIC、混合ASIC常用硬件描述語(yǔ)言（HDL）:VHDL Verilog HDL System

2、Verilog System CVerilogHDL與VHDL的比較：VHDL來(lái)源于古老的Ada語(yǔ)言，VerilogHDL來(lái)源于C語(yǔ)言，VerilogHDL受到一線工作的工程師的青睞。90%上的公司采用VerilogHDL進(jìn)行IC設(shè)計(jì)，ASIC設(shè)計(jì)必須學(xué)習(xí)VerilogHDL,VerilogHDL在工業(yè)界通用些，VHDL在大學(xué)教學(xué)中使用較多VerilogHDL在系統(tǒng)級(jí)抽象方面比VHDL差一些，在門(mén)級(jí)開(kāi)關(guān)電路描敘方面VerilogHDL比VHDL強(qiáng)很多VHDL比較嚴(yán)謹(jǐn)，VerilogHDL格式要求寬松些集成電路設(shè)計(jì)的層次：抽象層次時(shí)序單位基本單位電路的功能（行為） 描述系統(tǒng)級(jí)System數(shù)據(jù)處理

3、進(jìn)程及通信自然語(yǔ)言描述或相 互通信的進(jìn)程行為級(jí)（算法級(jí)）Algorithm運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù) 據(jù)流圖、控制流圖寄存器傳輸級(jí)（RTL）時(shí)鐘周期寄存器、計(jì)數(shù)器、多 路選擇器、算術(shù)邏輯 單元布爾方程、一兀決策 圖、有限狀態(tài)機(jī)邏輯門(mén)級(jí)Logic延時(shí)與門(mén)、或門(mén)、觸發(fā)器、鎖存器等原理圖，VHDL門(mén)（電路）級(jí)Gate物理時(shí)間晶體管、R、L、C電壓、電流之間的微 分方程物理級(jí)（版圖級(jí)）ayout幾何圖形幾何圖形（硅表面上 的擴(kuò)散區(qū)、多晶硅和 金屬等）隱含在器件的物理 方程中綜合（synthesis）將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。（是從外文翻過(guò)來(lái)

4、的別扭的句子）從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)，即行為綜合從RTL級(jí)表示轉(zhuǎn)換到邏輯門(mén)的表示，即邏輯綜合從邏輯門(mén)表示轉(zhuǎn)換為版圖表示，即版圖綜合或結(jié)構(gòu)綜合功能仿真和時(shí)序仿真：1.功能仿真：是直接對(duì)VHDL原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以 了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程，仿真過(guò)程不涉及任何具體器件的硬件特性。2.時(shí)序仿真：就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參 數(shù)，因而，仿真精度高。CPLD還是FPGA:CPLD分解組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至2030多個(gè)組合邏輯輸入。而FPGA勺一個(gè)LUT只能處理4輸入的組合邏輯，因 此，C

5、PLD適 合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。但FPGA勺制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn)，CPLD般只能做到512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于CPLD所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用FPGA就是一個(gè)很好選擇。同時(shí)CPLD擁有上電即可工作的特性，而大部分FPGA需要一個(gè)加載過(guò)程， 所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應(yīng)該選擇CPLDCPLD有被FPGA取代的可能.CPLD和FPGA勺編程和配置：編程工藝有三種1.基于電可擦除存儲(chǔ)單元的EEPROM或FL

6、ASH技術(shù)：多數(shù)CPLD2.基于SRAM查找表的編程單元：多數(shù)FPGA3.基于反熔絲編程單元：比如Actel公司的FPGA編程方式有很多種-ISP:使用Jtag接口-PS（被動(dòng)串行）-PP（被動(dòng)并行）-AS（主動(dòng)串行）-AP（主動(dòng)并行）-JTAG第一個(gè)VHDLD勺例子例 4 1 2 先 1 多路選擇器ENTITY mux21a ISP ORT（a,s:y：b:IN BIT：INBIT： OUTBIT-窩體部分的開(kāi)始.mux21a是實(shí)體名-端口說(shuō)明的開(kāi)始-端口名稱(chēng)，端口模式數(shù)據(jù)類(lèi)型端口說(shuō)明的結(jié)束-實(shí)體部分的結(jié)束，實(shí)休名要一致-結(jié)構(gòu)體的幵始END ENTITY mux21a： ARCHITECTU

7、RE one OF mux21a IS BEGINy=a WHEN s = ELSE b; END ARCHITECTURE one;設(shè)計(jì)單元的基本構(gòu)造：一個(gè)設(shè)計(jì)單元都是由實(shí)體說(shuō)明和構(gòu)造體兩部分組成。實(shí)體的功能是對(duì)這個(gè)設(shè)計(jì)單元與外部電路進(jìn)行接口描敘。實(shí)體是設(shè)計(jì)單元的表層，實(shí)體說(shuō)明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳，它是設(shè)計(jì)單元對(duì)外的一個(gè)通信界面。 結(jié)構(gòu)體定義了設(shè)計(jì)單元的具體構(gòu)造和操作（行為）。每個(gè)實(shí)體可以有多個(gè)結(jié)構(gòu)體， 不同的結(jié)構(gòu)體對(duì)應(yīng)著實(shí)體不同的結(jié)構(gòu)和算法實(shí)現(xiàn)方案， 各結(jié)構(gòu)體的地位是相等的。端口說(shuō)明-PORTS端口說(shuō)明是基本設(shè)計(jì)實(shí)體（單元）與外部接口的描述，也可以說(shuō)是對(duì) 外部引腳信號(hào)

8、的名稱(chēng)、數(shù)據(jù)類(lèi)型和輸入輸出方向的描述。一般書(shū)寫(xiě)格式如下：PORT端口名，端口名:方向數(shù)據(jù)類(lèi)型；-條件信號(hào)賦值-結(jié)構(gòu)體的結(jié)束其間的端口名，端口名:方向 數(shù)據(jù)類(lèi)型；端口模式：* INOUT* BUFFER數(shù)據(jù)類(lèi)型：BIT:只能賦值為1或0?結(jié)構(gòu)體的組成部分：對(duì)數(shù)據(jù)類(lèi)型、常數(shù)、信號(hào)、子程序和元件等元素的說(shuō)明部分?描敘設(shè)計(jì)單元邏輯行為的、以各種不同的描敘風(fēng)格表達(dá)的功能描述語(yǔ)句。進(jìn)程語(yǔ)句信號(hào)賦值語(yǔ)句子程序調(diào)用語(yǔ)句?以元件例化語(yǔ)句為特征的外部元件（設(shè)計(jì)單元）端口間的連接。結(jié)構(gòu)體一般語(yǔ)言格式：? ARCHITECTURES構(gòu)體名OF實(shí)體名IS?說(shuō)明語(yǔ)句? BEGIN?功能描述語(yǔ)句? END ARCHITEC

9、TURE構(gòu)體名;進(jìn)程語(yǔ)句（PROCES）?所有的順序語(yǔ)句都只能在進(jìn)程（PROCESS中使用，進(jìn)程內(nèi)是順序執(zhí)行，進(jìn)程與進(jìn)程間是并發(fā)的。?進(jìn)程是最關(guān)鍵的并發(fā)語(yǔ)句，其它并發(fā)語(yǔ)句：并發(fā)信號(hào)賦值、條件信號(hào)賦值、選擇信號(hào)賦 值、并發(fā)過(guò)程調(diào)用等可以看作是P ROCES語(yǔ)句的簡(jiǎn)化形式。進(jìn)程的啟動(dòng)和敏感信號(hào)列表：?進(jìn)程的兩個(gè)狀態(tài)：執(zhí)行和掛起?初始起動(dòng)時(shí)，進(jìn)程處于執(zhí)行狀態(tài)，進(jìn)程中的語(yǔ)句從前向后逐句執(zhí)行一遍。?當(dāng)最后一句語(yǔ)句執(zhí)行完后，返回到進(jìn)程開(kāi)始的P ROCES語(yǔ)句，進(jìn)程處于掛起狀態(tài)。?只要進(jìn)程的敏感信號(hào)列表中任何一個(gè)信號(hào)發(fā)生變化，進(jìn)程又處于執(zhí)行狀態(tài)。 然后再掛起,再執(zhí)行，一直循環(huán)下去。y1y1RTL的介紹RTL

10、 View也就是通常所講的能夠查看VHDL或者Verilog HDL對(duì)應(yīng)的電路原理圖。這個(gè)功能對(duì)于使用HDL行邏輯設(shè)計(jì)的人員還是很有用的，一方面可以充分理解HDL和硬件電路的對(duì)應(yīng)關(guān)系，另一方面可以更加方便的查找設(shè)計(jì)中的錯(cuò)誤。* OUTD D : : ININ STD_LOGICSTD_LOGIC； O O : : OUTOUT Sfb_LOGICSfb_LOGIC例4 6中出現(xiàn)的新的語(yǔ)句和語(yǔ)言現(xiàn)象標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類(lèi)型，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類(lèi)型，STD_LOGICSTD_LOGIC我們以前學(xué)過(guò)的BIT是只能取值為 0 或而 STD_LOGIC 有 9 種取值。XT 表示未初始化，X 表示強(qiáng)未知，O 表示

11、強(qiáng)邏無(wú) 0, r 表示強(qiáng)邏輯 1, Z 表示 高阻，MT 表示弱未知，匕表示弱邏輯 6 H 表示弱邏輯 4, j 表示忽略.T, Z 和 9C 是可綜合的，其余是不可綜臺(tái)的。在仿真和綜真和綜合時(shí)，STD_LOGIC 比 BIT 更常用。說(shuō)明弱邏輯弱邏輯 0：類(lèi)似于電阻下拉，弱邏輯仁邏輯仁 類(lèi)似于電阻上拉。IFIF CLKEVENTCLKEVENT ANDAND CLK=CLK=4.2寄存器描敘D-type Flip-flop例4 4 6 6LIBRARYLIBRARY IEEEIEEE；USEUSE IEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALL；

12、從典形的時(shí)序元件 D 觸發(fā)器開(kāi)始扌丁開(kāi)JEEEJEEE庫(kù)允訐使用IEEIEEE E庫(kù)中STD_LOOICJH64STD_LOOICJH64S S序包 中的所有內(nèi)客-ENTITYENTITY DFF1DFF1 ISISPORTPORT ( (CLKCLK : : ININ STD_LOGICSTD_LOGIC；鶴信號(hào)CLKCLK的方佝是輸入.STDSTD LOGICLOGICENDEND；ARCHITECTUREARCHITECTURE OFOF DFF1DFF1 ISISSIGINALSIGINAL Q1Q1 : : STDLOGICSTDLOGIC；BEOINBEOIN- -PROCE55P

13、ROCE55 (CLK)(CLK)BEGINBEGINIFIF CLKEVENTCLKEVENT ANDAND CLKCLK仔THENTHEN O1O1= D D；ENDEND IFIF：O=O1O=O1；ENDEND PROCE5SPROCE5S；ENDEND bhv;bhv;LOGICLOGIC栓 38cu信號(hào)的上升沿注意， 只 WIFJSWELSE-從麗 I 入寄存器元件 Q1Q1的値向財(cái)口*出什么是 EVENT?什么是 CLKEVENT? 化。CLK中文是“事件是變化是是 CLK 信號(hào)信號(hào)的上升沿或下降沿，還有其它情況的變電平觸發(fā)型寄存器（LATCH）例4/44/4LIBRARY IE

14、EE；USE IEEE STD_LOGIC_1164 ALL；ENTITY DFF1 ISPORT(CLK : IN STD_LOGIC,D: IN STD-LOGIC;Q： OUT STD LOGIC編譯時(shí)出現(xiàn) Warning: Found combinational loop of 1 nodesWarning: Node Q$)aich-WRTL 視圖:DCLkCLkEND；ARCHITECTURE血OF DFFI ISBEGIN件f直詁布PROCESS (CLKJDj旳具職BEGIN1FCLK-1THENQ a aENACIHJ I_I I_ LT_jn_n_TLLa_L當(dāng)CLKCLK

15、再時(shí)*Q Q與D D相同, 當(dāng)CLKCLK為低時(shí)，Q Q不變化.工程設(shè)計(jì)屮盡量不使用電平融發(fā)型的寄存器工程設(shè)計(jì)屮盡量不使用電平融發(fā)型的寄存器異步時(shí)序電路設(shè)計(jì)：? ? 一個(gè)時(shí)鐘進(jìn)程只能構(gòu)成對(duì)應(yīng)單一時(shí)鐘信號(hào)的時(shí)序電路。? ? 構(gòu)成時(shí)序電路的進(jìn)程稱(chēng)為時(shí)鐘進(jìn)程。? ? 異步邏輯最好用多個(gè)時(shí)鐘進(jìn)程語(yǔ)句來(lái)構(gòu)成。例4-14-15 5異步時(shí)序邏輯的例子I IFPAPY IFFF;USE I匸匚匚WTD_LOGIC_Xe!4.ALL;ENTITY MULTLDFF ISPORT (DAIN STD_LOGIC;CLK:INSTD_LCGIC:QQOUTSTDLOGIC);EhD MULTLDFF： ARCHIT

16、ECTURE血OF MULTI_DFF IS_SIGNAL U1.(J2：5TD LOGIC：BEGINPR01.PR0CESSCCLK)BEGINIF CLKEVENT AND CLK*THFM Q1 =0T (Q2 OP AEND IF;D END PROCESS：門(mén)飛PROCESS(QI)BEGINIF QIEVENT AND Q仁TCLKIMTHEN Q2=D：END IF;QCbA AI II I * *- PROSPROS- QQ4.3 1 位二進(jìn)制全加器的 VHDL 設(shè)計(jì)層次化設(shè)計(jì)1 位全加器可以由兩個(gè)半加器和一個(gè)或門(mén)連接而成口LIBRARY IEEEUSE歸EE.STD_LOG

17、IC_1164,ALL;ENTITYLMefer isPORT(諏誠(chéng)仙:INSTD_LOGIC：嘰OUTSTO_LOGIC)：END ENTITY5;ARCHITECTURE fd1 OF 5加ISCOMPONENT-土叩龍聲明1 r；旬PORT(妙朋STD_LOGCC:OUTSTD_LOGIC)：END COMPONENT,COMPONENTor2a或聲旳語(yǔ)詞 妙I(lǐng)魄 A|NSTD_LOGCc: OUT STD_LOGIC);END COMPONENT；SIGNALS: STD_LOGIC;BEGINU1：tcaddsrPORT MAP(a=aiiLb=bJK=d=e):U2:PORT MA

18、P(a=QiruXi=t=sum),U3: or2aPORT MAP (a=it?=U=CM).END ARCHITECTURE fd1;A =1&0& d(1) &1元素與元素并置，并置后數(shù)組長(zhǎng)度為4IF a & d =“101011 THEN.-用VHDL實(shí)現(xiàn)組合邏輯和時(shí)序邏輯的方法:IF條件句中可以使用并置符組合渥輯=- 并發(fā)語(yǔ)句Proce外 順序語(yǔ)句（Process內(nèi)1.敏感列表要全2.不能有不完整條件句吋序邏輯=敏感信號(hào)列表中，要有時(shí)鐘不完整條件語(yǔ)句頂層描敘-全加器例 49dndnBinBinbin并置操作符(連接操作符)-&?把操作數(shù)或數(shù)組合

19、并起來(lái)形成新的數(shù)組。SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0);SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0);h h 4ddar4ddar；uiui4.4計(jì)數(shù)器設(shè)計(jì)：例4-20 4位二進(jìn)制加法計(jì)數(shù)器ENTITY CNT4 ISPORT (CLK: IN BIT;Q: BUFFER INTEGER RANGE 15 DOWNTO 0); -QEND;ARCHITECTURE bhv OF CNT4 ISBEGINP ROCESS(CLK)BEGINIF CLKEVENT AND CLK= 1THENQ = Q+1;-END

20、 IF;END P ROCESS;END bhv;(力口粗4.5 一般加法計(jì)數(shù)器設(shè)計(jì)例 4-22LIBRARY IEEE；USE IEEE.3TD_LOGIC_1164 ALL；USE IEEE STD_LOGIC_JNSIGNEDALL； ENTITYCNT10IIISPORT fCLK,RST,E忖：I忖STD_LOGIC；CQ : OUT STD_LOGIC_VTOR (3 DOWNTO 0)：COJT ； OUT sfD_LOGic )；ENDC忖TgARCHITECTURE OF CNT10 IISBEGINPROCESS (CLK,R3T,EN)VARIABLE CQII STD_

21、LOGIIC_VECTOiR (3 DOWNTO 0)； “CQI是變星BEGINIF R3T二T THEN CQI:二(OTHERS O),；EL3IF CLKEVENT AND CLK=1 THENIF EN THENIF CQI O)：END IF；END IF,END IF：IF CQI = 9 THEM GOUT = T；ELSE COUT = DEND IF：CQ = CQI；EMDP ROCESS;END職!磁例4-22中的新語(yǔ)句現(xiàn)象：為BUFFER莫式在符號(hào)=兩邊都出現(xiàn)了Q十進(jìn)制加法計(jì)數(shù)器計(jì)數(shù)器異步復(fù)位“檢測(cè)時(shí)鐘上升沿-檢測(cè)是否允訐計(jì)數(shù)（同步使能）-允訐計(jì)數(shù),檢測(cè)是否小于 9

22、-大于匕計(jì)數(shù)值？S 零“計(jì)數(shù)值丈于 9,輸出進(jìn)位信號(hào)“將計(jì)數(shù)值向端輸出?變量（VARIABLE）:與SIGNAL樣也是數(shù)據(jù)對(duì)象SIGNAL用“)用X給位矢量的某一部分位賦值后，再給剩余的位賦值。例1:SIGNAL d1 : STD_LOGIC_VECTOR (4 DOWNTO 0);d1 0);等同于d10)等同于a1:=“0000000000000000”例3: d11,3=1,OTHERS= 0)等同于d1的第一位和每3位賦值為1,其它位賦值為0問(wèn)題：為什么說(shuō)RST是異步復(fù)位信號(hào)？為什么說(shuō)EN是同步使能信號(hào)？P ROCESS (CLK,RST,EN)BEGINIF RST =1THEN C

23、QI := (OTHERS =O);-計(jì)數(shù)器異步復(fù)位ELSIF CLKEVENT AND CLK= 1THEN -檢測(cè)時(shí)鐘上升沿IF EN =1THEN-檢測(cè)是否允許計(jì)數(shù)(同步使能)進(jìn)行漸進(jìn)式綜合：?漸進(jìn)式綜合是自上而下和自下而上漸進(jìn)式編譯流程的組成部分，可以將設(shè)計(jì)中的實(shí)體指定為設(shè)計(jì)分區(qū)，在上面逐漸進(jìn)行An alysis & Syn thesis，而不會(huì)影響工程的其他部分。?設(shè)計(jì)完成后，漸進(jìn)式綜合只更新重新綜合的設(shè)計(jì)部分，從而縮短了綜合時(shí)間，減少了對(duì) 運(yùn)行時(shí)存儲(chǔ)器的占用。您可以修改并重新綜合設(shè)計(jì)的一部分，而不會(huì)影響其他部分，這 意味著在沒(méi)有改動(dòng)的部分，已寄存和已結(jié)合的節(jié)點(diǎn)名稱(chēng)保持不變。

24、成功進(jìn)行工程及其所 有分區(qū)的Analysis & Synthesis之后，單個(gè)分區(qū)必須合并到一起，作為完整工程的一部分再次進(jìn)行編譯。ProcessProcess信號(hào)賦值的說(shuō)明信號(hào)(signal)與變量(variable):?變量只能用在Process內(nèi)部，變量不能用于?變量與信號(hào)的數(shù)據(jù)類(lèi)型相同?對(duì)變量的賦值馬上有效，對(duì)信號(hào)的賦值是計(jì)劃，是排隊(duì)?變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元(不全對(duì))PROCESSPROCESSBBGTNBBGTNIFIF) )th = a; c = b;EHDEHD IF;IF;ENDEND PROCESSPROCESS ; ;aft&K- a

25、ft e ISTHEMTHEMtheri sIngolockedge”ago&sthetheri sIngclockedge,b bgo&sto bto cORProcess間進(jìn)行通信0clock2 2信號(hào)(signal)與變量(variable)變量杲虛的信號(hào)是硬件連接的抽彖信號(hào)在賦值時(shí)可以產(chǎn)生附加延 時(shí)變量杲邏輯存儲(chǔ)，杲一種載 體，杲一種符號(hào)變i在賦值時(shí)不產(chǎn)生附加延時(shí)變量的使用PROCESS (clock) VARIABLE b : tdjogic ;BEGINBEGINIF risingedgetclock) THEN b :=a; - this is immediate

26、 c =b; -this is scheduledEND IF; END PROCESS ;悟號(hào)賦值寫(xiě)變產(chǎn)賊値的 E 匕較乏三例6 6 3 3LJORARYLJORARY IEEEIEEE；USEUSE IEEE.STD_LOGiC_1IEEE.STD_LOGiC_1 164164 ALUALU ENTITYENTITY DFF3DFF3 ISISPORTPORT ( ( CLK.D1CLK.D1 ININ STD_LOGIC.STD_LOGIC. QIQI : : OUTOUTSTD_LOGICSTD_LOGIC)；END.END.ARCHITECTUREARCHITECTURE 0 0矽O

27、FOF DFF3DFF3 ISISSIGNALSIGNAL A.BA.B STD_LOGIC.STD_LOGIC.BEOINBEOINPROCESS(CLK)PROCESS(CLK) BEGINBEGINIFIF CLKEVENTCLKEVENT ANDAND CLKCLK = = T T THENTHEN A A DI.DI.B=B= A.A.QIQI = B.B.ENDEND IFIF；ENDEND PROCESSPROCESS：ewj.ewj.例6M6MLBRARYLBRARY IEEE.IEEE.USEUSE IEEEIEEE STD_I-OGIC_1STD_I-OGIC_1 164.

28、ALU164.ALU；ENTITYENTITY DFF3DFF3 ISISPORTPORT C C CLK.D1CLK.D1 : : ININ STO_LOGICSTO_LOGIC； QIQI OUTOUTSTD_LOGICSTD_LOGIC ););END.END.ARCHITECTUREARCHITECTURE gygy OFOF DFF3DFF3 ISIS BEGINBEGINPROCESS(CLK)PROCESS(CLK) BEGINBEGINVARVAR lABLElABLE A.BA.B STD_LOGIC.STD_LOGIC.IFIF CUKEVENTCUKEVENT ANDAN

29、D CLKCLK = = *1*1* THENTHEN A A：= = DI,DI, e e ：= = A A：G1G1 = e e * *信號(hào)是實(shí)的clocka-a-卜 *-Ti例 6 7LIBRARY IEEE；USEUSE IEEEIEEE STD_LOGIC_1STD_LOGIC_11 1 fidfid .ALL;.ALL;ENTITY muM啟 -PORTPORT ( ( IO,l1.l2J3.a,t). IN STD_LOGICSTD_LOGIC； q : OUT3TD_LOGIC3TD_LOGIC )；ENDEND mux4;ARCHITECTURE bodybody mu剛OF

30、 mux4 IS BEGINBEGINprocess (i0,i1 j2,i3,a,b)variable mij(i: integer range 70.beginmyxwal :=0：if a a=叩)thenthen (WcaJ ：=+i+i . . endif；if ( b b = = T ) thenthenOQU陰I;=型豳+2+2 , , e en n口if;if; case mijl iswhenwhen 0 = q q q = q q q = null.null.end case;end process.END t0dy_mux4;FUFUD DQ QfilAfilACIACI

31、A因?yàn)閝定卜元轄倍句，聽(tīng)以匸三以.0 1例 6-7 作以下修改后,才能生成純組合邏輯修正后的例 6 7LIBRARY IEEEUSE IEEE.STD_L0GIC_1164.ALL. ENTITY mux4 ISPORT (i0.j1 ,i2.i3,a.b : IN STD_LOGIC. q : OUTSTD_LOGIC )；END mux4.ARCHITECTURE body_mux4 OF mux4 IS BEGIN卩rocess (i0.i1 .i2,i3.a,b) variable rnl:integer range 7取咖0； begin：=0;if ( a = 1) then:=+1 ; end if;if(b = 1)tnen !W| :=+2 i end if;case mii is when 0 when 1 wtien 2 wtien 3=q =iO；q=i1；q =i2iq qdQ Q UIUIBAW-flBAW-flO O狀態(tài)機(jī)的常用描敘方法狀態(tài)圖(tMe Diagram)狀態(tài)圖主要包含狀態(tài)和轉(zhuǎn)移。動(dòng)作主要有兩種：狀態(tài)動(dòng)作和轉(zhuǎn)移動(dòng)作，只有轉(zhuǎn)移動(dòng)作嚴(yán) 只有狀態(tài)動(dòng)作構(gòu)成Mo