根據(jù)FPGA的電子表設(shè)計(jì)與實(shí)現(xiàn)

1、安康學(xué)院FPGA/SOP設(shè)計(jì)報(bào)告書(shū)課題名稱(chēng)：基于FPGA勺電子表設(shè)計(jì)與實(shí)現(xiàn)姓 名：劉玲學(xué) 號(hào)：0828024057院 系：電子與信息工程系專(zhuān) 業(yè)：電子信息工程指導(dǎo)教師：王慶春崔智軍時(shí) 間：2011年6月12日-7月10日設(shè)計(jì)項(xiàng)目成績(jī)?cè)u(píng)定表一、設(shè)計(jì)任務(wù)及要求：1、 設(shè)計(jì)任務(wù)：利用 Quartusll 軟件，設(shè)計(jì)一個(gè)多功能數(shù)字鐘，要求顯示格式為小時(shí)一分鐘一秒鐘，調(diào)整時(shí)間的按鍵用按鍵模塊的k1 和 k2，k1 調(diào)節(jié)小時(shí)，每按下一次，小時(shí)增加一個(gè)小時(shí)，k2 調(diào)整分鐘，每按下一次，分鐘增加一分鐘。還要通過(guò)按 鍵來(lái)控制時(shí)鐘與秒表顯示的切換功能，按鍵 k 沒(méi)按下時(shí)為時(shí)鐘顯示功能，按下 時(shí)為秒表顯示功能。Re

2、t 按鍵復(fù)位，復(fù)位后全部顯示 0000 00。2、 要 求：設(shè)計(jì)一個(gè)多功能數(shù)字鐘，要求顯示格式為小時(shí)一分鐘一秒鐘，調(diào)整時(shí)間的按鍵用按鍵模塊的 k1 和 k2, k1 調(diào)節(jié)小時(shí)，每按下一次，小時(shí)增加一個(gè)小時(shí)， k2 調(diào)整分鐘，每按下一次，分鐘增加一分鐘。指導(dǎo)教師簽名：年 月 日二、指導(dǎo)教師評(píng)語(yǔ)：指導(dǎo)教師簽名：年 月 日三、成績(jī)?cè)u(píng)定：指導(dǎo)教師簽名：年 月 日四、系部意見(jiàn)：系部蓋章：_年 月 日設(shè)計(jì)報(bào)告書(shū)目錄一、設(shè)計(jì)目的.1.二、設(shè)計(jì)原理.1.2.1、.時(shí)、分、秒計(jì)時(shí)器.1.22、校時(shí)電路.1.三、設(shè)計(jì)過(guò)程.2.3.1、整個(gè)系統(tǒng)設(shè)計(jì)框圖.23.2、各模塊電路設(shè)計(jì).2五、課程設(shè)計(jì)體會(huì)與收獲 .6.六、

3、設(shè)計(jì)問(wèn)題及問(wèn)題解決 .7.七、參考文獻(xiàn).7.附錄.8.、設(shè)計(jì)目的1、熟悉數(shù)字集成電路的引腳安排。2、掌握 EDA 芯片的邏輯功能及使用方法。3、了解 Quartus 軟件的應(yīng)用。4、掌握在 Quartus 環(huán)境下 VHDL 弋碼仿真的實(shí)現(xiàn)。5、了解數(shù)字電子表的功能工作模塊及工作原理。二、設(shè)計(jì)原理數(shù)字時(shí)鐘電路由秒、分、時(shí) 5 個(gè)計(jì)數(shù)模塊和 6 個(gè)顯示譯碼模塊組成。秒計(jì)數(shù) 模塊的計(jì)數(shù)時(shí)鐘 elk 為 1Hz 的標(biāo)準(zhǔn)信號(hào)。當(dāng)數(shù)字鐘處于正常計(jì)時(shí)狀態(tài)時(shí)，秒計(jì)數(shù) 器的進(jìn)位輸出信號(hào) e 作為分鐘模塊的計(jì)數(shù)信號(hào)，分計(jì)數(shù)模塊的進(jìn)位輸出 e 為小時(shí) 模塊的計(jì)數(shù)信號(hào)。數(shù)字鐘除了正常計(jì)時(shí)外，還能夠調(diào)整時(shí)間。在本文中，

4、通過(guò)手動(dòng) 調(diào)節(jié) din 的 3 個(gè)輸入量的高低電平而分別實(shí)現(xiàn)對(duì)秒、分、時(shí)的調(diào)整。2.1、時(shí)、分、秒計(jì)時(shí)器時(shí)計(jì)時(shí)器為一個(gè) 24 進(jìn)制計(jì)數(shù)器，分、秒計(jì)時(shí)器均為 60 進(jìn)制計(jì)數(shù)器。當(dāng)秒計(jì)時(shí)器接受到一個(gè)秒脈沖時(shí)，秒計(jì)數(shù)器開(kāi)始從1 計(jì)數(shù)到 60,此時(shí)秒顯示器將顯示 00、01、02、59、00;每當(dāng)秒計(jì)數(shù)器數(shù)到 00 時(shí)，就會(huì)產(chǎn)生一個(gè) 脈沖輸出送至分計(jì)時(shí)器，此時(shí)分計(jì)數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、01、02、59、00;每當(dāng)分計(jì)數(shù)器數(shù)到 00 時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖輸出送 至?xí)r計(jì)時(shí)器，此時(shí)時(shí)計(jì)數(shù)器數(shù)值在原有基礎(chǔ)上加 1,其顯示器將顯示 00、01、02、.、23、00。即當(dāng)數(shù)字鐘運(yùn)行到 23

5、 點(diǎn) 59 分 59 秒時(shí)，當(dāng)秒計(jì)時(shí)器在接受一個(gè)秒脈沖， 數(shù)字鐘將自動(dòng)顯示 00 點(diǎn) 00 分 00 秒。2.2、校時(shí)電路當(dāng)開(kāi)關(guān)撥至校時(shí)檔時(shí)，電子鐘秒計(jì)時(shí)工作，通過(guò)時(shí)、分校時(shí)開(kāi)關(guān)分別對(duì)時(shí)、 分進(jìn)行校對(duì)，開(kāi)關(guān)每按 1 次，與開(kāi)關(guān)對(duì)應(yīng)的時(shí)或分計(jì)數(shù)器加 1,當(dāng)調(diào)至需要的時(shí) 與分時(shí)，撥動(dòng) reset 開(kāi)關(guān)，電子鐘從設(shè)置的時(shí)間開(kāi)始往后計(jì)時(shí)。三、設(shè)計(jì)過(guò)程3.1、整個(gè)系統(tǒng)設(shè)計(jì)框圖a.數(shù)字電子表系統(tǒng)方框圖如圖 1 所示圖 1 數(shù)字電子表系統(tǒng)框圖秒計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)為 1Hz 的標(biāo)準(zhǔn)信號(hào),可以由 CPLD 板上提供的 20MHZ 的信號(hào)通過(guò)分頻得到。秒計(jì)數(shù)器的進(jìn)位輸出信號(hào)作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號(hào)，分鐘計(jì)數(shù)器的

6、進(jìn)位輸出信號(hào)又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號(hào)。設(shè)計(jì)一個(gè)同時(shí)顯示時(shí)、分、秒6 個(gè)數(shù)字的數(shù)字鐘，則需要 6 個(gè)七段顯示器。VHDL 程序代碼見(jiàn)附錄：程序 13.2、各模塊電路設(shè)計(jì)3.2.1、分頻器模塊由于實(shí)驗(yàn)臺(tái)僅提供 50MHZ 頻率， 所以， 需要通過(guò)分頻器電路分出所需頻率 的信號(hào)，對(duì)于時(shí)鐘來(lái)說(shuō)，最基本的是 1HZ 信號(hào)，而對(duì)于數(shù)碼管掃描最基本的是 1KHZ,秒表是100HZ,所以先通過(guò)分頻器把 50MHZ 分頻為 1HZ、100HZ 和 1KHZ。3.2.2、秒、分、時(shí)計(jì)數(shù)器模塊a.24 進(jìn)制計(jì)數(shù)器（1）VHDL 程序代碼見(jiàn)附錄：程序 2(2)仿真圖：如圖 2圖 224 進(jìn)制電路結(jié)構(gòu)符號(hào)圖b.60

7、進(jìn)制計(jì)數(shù)器(1) VHDL 程序代碼見(jiàn)附錄程序 3圖 360 進(jìn)制電路結(jié)構(gòu)符號(hào)圖秒、分計(jì)數(shù)模塊都是 60 進(jìn)制的加法計(jì)數(shù)器,時(shí)計(jì)數(shù)模塊是 24 進(jìn)制計(jì)數(shù)器與一般的標(biāo)準(zhǔn)計(jì)數(shù)器不同的是秒、 分、時(shí)計(jì)數(shù)模塊中分別添加了調(diào)節(jié)秒、 分和小時(shí)的功能323、動(dòng)態(tài)顯示輸出模塊為了得到正確的顯示內(nèi)容，需要將秒、分和小時(shí)的每一位輸出信號(hào)輸入至7段譯碼電路來(lái)得到相應(yīng)的顯示信息.通過(guò) 6 進(jìn)制計(jì)數(shù)器來(lái)控制位譯碼器，以得到 哪一個(gè)7 段數(shù)碼（共 6 個(gè)）管被點(diǎn)亮，同時(shí)用該計(jì)數(shù)器選擇 6 位二進(jìn)制的顯示內(nèi)容 輸入 7 段譯碼器.可以得到所有的數(shù)碼管同時(shí)顯示相應(yīng)數(shù)字的效果 .324、功能控制模塊系統(tǒng)提供的有 4 個(gè)搖頭開(kāi)關(guān)

8、，我們可以通過(guò)這些開(kāi)關(guān)來(lái)達(dá)到清零，暫停以及調(diào) 整時(shí)間的功能，每個(gè)開(kāi)關(guān)旁邊對(duì)應(yīng)的有三個(gè)管腳，中間的管腳是輸出管腳，上下兩 個(gè)分別接輸入信號(hào)，即高低電平，若上面的管腳接高電平，下面的管腳接低電平，那么當(dāng)開(kāi)關(guān)撥到下方時(shí)，中間的管腳輸出的就是高電平，若把開(kāi)關(guān)撥到上方時(shí)，輸 出管腳輸出低電平325 、調(diào)整時(shí)間模塊利用剩下的兩個(gè)開(kāi)關(guān)組件實(shí)現(xiàn)該功能。其思想是通過(guò)一個(gè)開(kāi)關(guān)的控制選擇要 調(diào)整的位，加入另外一個(gè)頻率較大的時(shí)鐘讓其進(jìn)行計(jì)數(shù)，當(dāng)達(dá)到了要調(diào)整的時(shí)間 后,通過(guò)另一個(gè)開(kāi)關(guān)的控制保存調(diào)整好的時(shí)間。具體實(shí)現(xiàn)為加入調(diào)整時(shí)間的模塊 用來(lái)控制時(shí)鐘、分鐘、秒鐘的計(jì)數(shù)。 VHD 程序代碼見(jiàn)附錄程序 4四、系統(tǒng)調(diào)試與下載驗(yàn)

9、證將程序下載到 FPG 器件中進(jìn)行硬件測(cè)試。4.1、在 Quartus 環(huán)境下仿真結(jié)果見(jiàn)以下圖形i COBWTTLMH jrfaO ;(T41|*PE考- *Euer-,rfcpw *5D| iv斗3fT圖 4 功能仿真圖4.2、下載顯示輸出結(jié)果如下圖所示圖 5 秒控制顯示圖圖 6 小時(shí)-分控制顯示圖圖 7 小時(shí)控制顯示圖五、課程設(shè)計(jì)體會(huì)與收獲這次最大的收獲就是學(xué)會(huì)了很系統(tǒng)地去解決一個(gè)實(shí)際問(wèn)題，學(xué)會(huì)了巧妙運(yùn)用模塊化的思想。在整個(gè)電路設(shè)計(jì)與實(shí)現(xiàn)中，最成功的地方就是有條理地將功能細(xì) 化，分成一個(gè)一個(gè)小的功能來(lái)實(shí)現(xiàn)。在這個(gè)過(guò)程中，我更深刻地體會(huì)從分立元件到中下規(guī)模集成電路再到大規(guī)模集成電路的組成過(guò)程

10、。同時(shí)也更加深入地了解了Quarterii 這一軟件的更多的功六、設(shè)計(jì)問(wèn)題及問(wèn)題解決1 編譯通過(guò)后，下載到硬件上之后，發(fā)現(xiàn)程序并沒(méi)有預(yù)期的效果。如顯示 亂序而沒(méi)有規(guī)律等等，當(dāng)加入適當(dāng)?shù)倪x通信號(hào)或者脈沖后發(fā)現(xiàn)問(wèn)題得到了解決。 所以必須在實(shí)踐中不斷地修改以得到正確的結(jié)論。2高電平有效還是低電平有效，這是一個(gè)非常容易忽視的問(wèn)題，有時(shí)就知 道這個(gè)端口要控制信號(hào)但不考慮好什么電平有效，造成錯(cuò)誤，使得使能端或者清零端的出現(xiàn)錯(cuò)誤控制信號(hào)。并且到底是脈沖控制，還是邊沿控制一定要清楚。在 實(shí)驗(yàn)時(shí)候可以避免一些不必要的麻煩。3引腳重復(fù)使用也是一個(gè)問(wèn)題，有時(shí)候輸出信號(hào)必須輸出到一個(gè)特定的引 腳。而輸出來(lái)自?xún)陕沸盘?hào)，

11、這時(shí)候必須加入一個(gè)選擇器件選擇輸出信號(hào)輸出。在實(shí)際調(diào)試的時(shí)候我們必須耐心思考，遇到問(wèn)題針對(duì)問(wèn)題出現(xiàn)的原因認(rèn)真思考 以解決問(wèn)題。七、參考文獻(xiàn)1 侯伯亨，顧新.VHDL 硬件描述語(yǔ)言與數(shù)字電路邏輯設(shè)計(jì)M .西安：西安電子科技大學(xué)出版社,2001.2 潘松,黃繼業(yè).EDA 技術(shù)實(shí)用教程M .北京：科學(xué)出版社,2002.3 李國(guó)洪,沈明山.可編程器件 EDA 技術(shù)與實(shí)踐M .北京:機(jī)械工業(yè)出版社,2004.4 張淑驊.基于 FPGA 的數(shù)字秒表的 VHDL 設(shè)計(jì)J .大眾科技,2006陳意軍基于 VHDL 的 FPGA 開(kāi)發(fā)J .電子與封裝，2006 (3)module clock_LCD (clk_

12、50m,reset,adj,mode,SWO,SW1,SW2,dp01,dp34,dp67,dp25,HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7,/system in put clock;/system reset; low voltage reset/in put clock adjust/in put clock mode/clock test en able/led speed contr/led turn ON/OFF/SEG dot for mode flag;/output to 8 SEG附錄程序 1/-/ Title: clock_LPM t

13、op Module/ Desig n: eda/ Author: wqc328/ Compa ny: AKU_eie/-/ File:clk_ge n.v/ Gen erated:Sun Mar 25 11:26:41 2011/ From:in terface descripti on file/ By:Itf2Vhdl ver. 1.20/- / Descripti on :/ / Clock_LPM top module/ /-LEDG,LEDR,/output to LED 18+8LCD_DA TA, oLCD_ON, oLCD_RW, oLCD_EN, oLCD_RS);in pu

14、t clk_50m,reset,adj,mode,SW0,SW1,SW2;output1:0 dp01,dp34,dp67,dp25;output6:0 HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7; output17:0 LEDR;output7:0 LEDG;output7:0 LCD_DATA;/ LCD Data bus 8 bitsoutputoLCD_ON;/ LCD Power ON/OFFoutputoLCD_RW;/ LCD Read/Write Select, 0 = Write, 1ReadoutputoLCD_EN;/ LCD En a

15、bleoutputoLCD_RS;/ LCD Comma nd/Data Select, 0 = Comma nd1 = Datawire clk_50m, clk_33m,clk_1;wire adj,mode,SW0,SW1;wire 24:0 clk;wire rco_sec,rco_ min ,rco_hour;wire clk_sec,clk_ min ,clk_hour;wire1:0 dp01,dp34,dp67,dp25;wire6:0 HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7;wire6:0 HEX00,HEX01,HEX03,HEX04

16、,HEX06,HEX07; wire31:0 iDIG;wire1:0 modf;wire clk_led1,clk_led;wire17:0 LEDR;wire7:0 LEDG;wire 7:0 LCD_DATA;/ LCD Data bus 8 bitswireoLCD_ON;/LCD Power ON/OFFwireoLCD_RW;/LCD Read/Write Select, 0 = Write, 1 = ReadwireoLCD_EN;/LCD En ablewireoLCD_RS;/LCD Comma nd/Data Select, 0 = Comma nd,1DataPLL50M

17、 U1 (.i nclk0(clk_50m),.c0(clk_33m);clk_gen U2(.clk_33m(clk_33m),.rst(reset),.cou nt(clk);assign clk_ 仁(SW0=1b1) ?clk20 : clk24;adjustU3(.clk_1(clk_1), .adj(adj), .sec_co(rco_sec), .min _co(rco_min), .mode(mode), .rst(reset), .clk_sec(clk_sec), .clk_min(clk_min), .clk_hour(clk_hour), .mod(modf);/cou

18、n ter_ in put;/mmode select;/system reset/output clock clk;/adjust flagassign dp25=2b11;assign dp01=2b11;assign dp34=2b11;assign dp67=2b11;/31-30-29-28 27-26-25-24 $23-22-21-20/19-18-17-16 15-14-13-12 $11-10-09-08/07-06-05-04 03-02-01-00assig niDIG11:8=4d10;assig niDIG23:20=4d10;assig niDIG31:30,iDI

19、G19,iDIG7=4b0000;COUNT_60 U4 (.clk(clk_sec),.rst(reset),.rco(rco_sec),.q(iDIG6:0);/count in put clock;/system reset;/carry output/BCD code outputCOUNT_60 U5 (.clk(clk_mi n),/co unt in putclock;.rst(reset), .rco(rco_min), .q(iDIG18:12);/system reset;/carry output/BCD code outputCOUNT_24 U6 (.clk(clk_

20、hour),.rst(reset), .rco(rco_hour), .q(iDIG29:24);sem_drive U7 (.oSEGO(HEXOO),.oSEG1(HEX01),.oSEG2(HEX2),.oSEG3(HEX03),.oSEG4(HEX04),.oSEG5(HEX5),.oSEG6(HEX06),.oSEG7(HEX07),.iDIG(iDIG);assig n HEX0,HEX1=(modf!=2b01)/count in put clock;/system reset;/carry output/output to 8 SEG/in put 8-BCD code (4*

21、8=32bit)? HEX00,HEX01:(!clk23=1b1) ? HEX00,HEX01 : 7d127,7d127;assig n HEX3,HEX4=(modf!=2b10)? HEX03,HEX04:(!clk23=1b1) ? HEX03,HEX04 : 7d127,7d127;assig n HEX6,HEX7=(modf!=2b11)? HEX06,HEX07:(!clk23=1b1) ? HEX06,HEX07 : 7d127,7d127;assig n clk_led1=(SW 仁=1b1) ? clk21 : clk20;assig n clk_led =(SW2=1

22、b1) ? clk_led1: 1b0;led_c ontrol U8 (.clk(clk_led),/system clock;.rst(reset), 丄EDG(LEDG), .LEDR(LEDR);/system reset;/output to LEDG;/output to LEDR;lcdU9(.iCLK(clk_33m),/clk_MHZ .iRST_N(reset), /reset/LCD Side丄 CD_DA TA(LCD_DATA), 丄CD_RW(oLCD_RW), .LCD_EN(oLCD_EN), .LCD_RS(oLCD_RS),丄 CD_ON(oLCD_ON),

23、.in 3(iDIG31:24),in2(iDIG19:12),in1(iDIG7:0), clk_4(clk23);en dmodule程序 2/-/ Title:COUNTER_24/ Desig n:eda/ Author:wqc328/ Compa ny:AKU_eie/-/ File:clk_ge n.v/ Gen erated:Sun Mar 25 11:26:41 2011/ From:in terface descripti on file/ By:Itf2Vhdl ver. 1.20/-/ Descripti on :/ BCD cou nter_24 for hour mo

24、dule/-module COUNT_24 (clk,/co unt in putclock;rst,/system reset;rco,/carry outputq);/BCD code outputin put clk,rst;output reg rco;output 5:0 q;wire clk,rst;reg 5:0 q;reg en;/*always (posedge clk or n egedge rst)if (!rst) q3:0=4d0;else if (q3:0=4d8) begin q3:0=q3:0+1b1; en=1b1; endelse if (q3:0=4d9

25、| q=6h23) begin q3:0=4d0;en=1b0;endbegin q3:0=q3:0+1b1; en=1bO; endalways (posedge clk or n egedge rst)if (!rst) q5:4=2d0;module COUNT_60 (clk,/co unt in put clock;rst,/system reset;rco,/carry outputq);/BCD code outputin put clk,rst; output reg rco; output 6:0 q;wire clk,rst;reg 6:0 q;reg en;* alway

26、s (posedge elk or n egedge rst)else if (en)begin q5:4=q5:4+1b1; rco=1b0;else if (q=6h23) begin q5:4=2d0; rco=1b1;else ;en dmodule程序 3/-/ Title:COUNTER_60/ Desig n:eda/ Author:wqc328/ Compa ny:AKU_eie/-/ File:clk_ge n.v/ Gen erated:Sun Mar 25 11:26:41 2011/ From:in terface descripti on file/ By:Itf2V

27、hdl ver. 1.20/-/ Descripti on :/ BCD coun ter_60 for sec ond and minu ter module/_endendelseif (!rst) q3:0=4d0;else if(q3:0=4d8) begin q3:0=q3:0+1b1; en=1b1;endelse if (q3:0=4d9) begin q3:0=4d0; en =1b0;endelsebegin q3:0=q3:0+1b1; en =1b0; endalways (posedge clk or n egedge rst)if (!rst) q6:4=3d0;else if (en)beginif (q6:4=3d5) begin q6:4=3d0; rco=1b1;endelsebegin q6:4=q6:4+1b1; rcoCOUNT = 000;CHOOSEOUT = S1; LT COUNT =COUNT + 1CHOOSEOUT = S2; LT COUNT =COUNT + 1CHOOSEOUT = S3; LT COU