QuartusII11與自帶modelsimAltera100d仿真軟件的聯(lián)調(diào)

1、1/ 6Quartus II 13.1與自帶modelsim_Altera 10.0d仿真軟件的聯(lián)調(diào)Stepl2、接下來(lái)生成testbench文件，Processing ? Start ? Start Test Bench Template Writer,注意下方Message欄中，EDA Netlist Writer是否生成成功，成功的提示如下:XA4 9. Al區(qū)& 1? Vendl 號(hào)V?Tyue IDMessage7Up龍匸匚LIE&M闕WMucca*fuldQtfiDEWp0waEuxnaa7-Step21、 接下來(lái)完成調(diào)用modelsim_Altera 10.0d的

2、設(shè)置1.首先要在quartus 2中正確填入modelsim程序的地址:Tools ? Optio ns ? Ge neral ? EDA Tool Optio ns ,如下圖:1、 編寫好Verilog代碼后，編譯(點(diǎn)H),直到?jīng)]有錯(cuò)誤為止;2/ 6因?yàn)槲艺{(diào)用的是Modelsim-Altera，所以填入Modelsim-Altera程序所在地址:2.3/ 6D:altera13.1modelsim_asewi n32aloem（注：一般只是盤符不一樣，我裝在D盤，如果你裝在C盤，那地址就是C:altera13.1modelsim_asewin32aloem）3.接下來(lái)，就是正確載入測(cè)試文件了

3、，載入前，先要修改testbench:（測(cè)試文件只是模板，要自己加入時(shí)鐘信號(hào)，輸入信號(hào)，即添加激勵(lì)，否則無(wú)法出現(xiàn)仿真波形）Assig nments ? Sett in gs出現(xiàn)如下界面:Sretting& -General* 二!pLpii 鬥 9耳門日 口 irt 由HR dLsqe：Spi k TI infl E$tA!百町CTilainnshyMnal : BATgi 負(fù) mngiEntri nrthrHS5iniJabor-|FOTBBIrtrrfltjMBflJM#1韭飾 FHthUiE 輕防 jHDlLlriput edE 儀：*A FlJt RfFTTnFitter 5e

4、lii n況肉 n血 USUTigtTao Logr 葉靳 k肖弋山甘心bite陽(yáng)工 旳怦前.帥Mr加*呻館曙巾“ 55h AreniTTi.勾選下圖的小方格，當(dāng)在Quartus中編譯快完成時(shí)，自帶調(diào)出Modelsim_Altera；Toe rame: HodShi-Atere0 RungateJEvel simiiation日utorn曰1創(chuàng)1甲after omplali口門ii.如果你的代碼是用Verilog寫的，則此處要選Verilog HDL；Fsjrmt for output netlist; Verilog HDLiii.下面這個(gè)選項(xiàng)是仿真時(shí)間單位1住OKC-niTtd*Etsr4

5、/ 6Time實(shí)ale:1 pstimescale仿真時(shí)間單位/時(shí)間精度 (eg: timescale 100ns/10ns)仿真時(shí) 間單位和時(shí)間精度，就比如常見(jiàn)的刻度尺， 仿真時(shí)間單位 以cm為單位，時(shí)間 精度以mm為單位，所以 仿真時(shí)間單位 是大于或等于 時(shí)間精度的。iv.選擇Compile test bench，點(diǎn)TestBenches gsrplc tcstberchs 3ibri!ee_Ko.vtV.出現(xiàn)下圖，點(diǎn)NewTest Benchestaishng test bens-dirgs:鋰 LT ForTe5tFen. Fis)kfliT.K5/ 6OKCancelHelp完成添加

6、。此文件在你所建工程的simulatio n/modelsim/目錄下，可在下圖的Output directory下修改：EDA Netiist Wriber settingsFonnat fbr output netlist; Verilog HDLTine scale： lpeOu tput irectjory: Simula ban /modelsimNew Test Bench Settingsvi.出現(xiàn)下圖:vii.先填寫下圖,Test bench and simuiaiJon filesFile NomeLibraryHDL Versioncimulatan/rTiMel.AddR

7、anaveUPQowri點(diǎn)File name空格旁的_，添加生成的Testbench文件，格式是.vt，點(diǎn)AddCreate meA* test Mnch EettngE.Ftun smulason until M vc:to1（用quartus打開該格式為.vt的測(cè)試文件，即可看到）。ix.設(shè)置完后， 點(diǎn)0K（有3個(gè)）即可進(jìn)行仿真了。viii.接下來(lái)填下面兩個(gè)空白欄:7/ 6Step3進(jìn)入 至U quartus界面，點(diǎn)編譯即可，得到下圖IVMLA.RM-X ：.M%.diT2Ca耳*=Er*CWtawWQuttnu&Bfi4 Ik I#用留曲河*tw W8/ 6滬一A NW弐Write| .在編譯至99%時(shí)，調(diào)用Modelsim_Alter