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文檔簡介

1、實驗 CMOS與非/或非門設(shè)計一、實驗?zāi)康倪M(jìn)一步熟悉tanner-pro中的s-edit，t-sipice和w-edit軟件，完成與非/或非門的原理圖設(shè)計與分析。電路版圖實現(xiàn)過程中源、漏共用方法、MOS管串聯(lián)與并聯(lián)的尺寸選擇方法、L-edit軟件的基本設(shè)定和集成電路工藝與版圖的圖層關(guān)系。二、預(yù)習(xí)要求1、 進(jìn)一步掌握s-edit編輯環(huán)境，設(shè)計與非/或非門的原理圖2、 進(jìn)一步掌握t-sipice和w-edit仿真環(huán)境，完成與非/或非門的仿真3、 根據(jù)性能和指標(biāo)要求，明確設(shè)計要求和規(guī)則要求。4、 掌握L-edit編輯環(huán)境，設(shè)計與非/或非門的版圖5、 掌握t-sipice和w-edit仿真環(huán)境，完成版

2、圖與非/或非門的仿真6、 掌握lvs環(huán)境變量7、 寫出預(yù)習(xí)報告三、與非/或非門版圖的設(shè)計方法1、確定工藝規(guī)則。2、繪制與非/或非門版圖。3、加入工作電源進(jìn)行分析4、LVS比較四、實驗內(nèi)容完成CMOS與非門版圖設(shè)計，CMOS與非門的原理圖如下，要求在L-edit工具中畫出一下電路元件，并且給出輸入輸出端口以及電源和地線。畫出上述晶體管對應(yīng)的版圖，并且要求畫出的版圖在電學(xué)上，物理幾何上，以及功能一致性上正確，版圖的設(shè)計參考樣式如下：五、版圖規(guī)則/一致性檢查 對所設(shè)計的版圖進(jìn)行DRC、ERC規(guī)則檢查 對所設(shè)計的版圖進(jìn)行LVS一致性檢查六、后仿真與改進(jìn)對于設(shè)計的版圖是否能夠達(dá)到優(yōu)異的性能，需要通過提取版圖上的寄生參數(shù)，對含有版圖寄生參數(shù)的電路進(jìn)行仿真才能知道，很多時候版圖上錯誤的走線，布圖方法會導(dǎo)致致命的錯誤。對于CMOS與非門版圖設(shè)計，需要進(jìn)行以下仿真：給CMOS與非門的輸入以不同的階越信號的輸入，觀察CMOS與非門的輸出信號的變化。七、實驗報告要求實驗報告包括以下內(nèi)容項目名稱已知條件和指標(biāo)要求原理

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