精品資料（2021-2022年收藏）航天772所高校專項科研計劃項目簡版

1、航天772所高校專項科研計劃2013年度招標項目指南（簡版）目錄一、項目指南11.1 基于SoPC芯片的微納衛(wèi)星綜合電子系統(tǒng)設計與測試技術11.2 基于8位微控制器的全數字DC/DC模塊的設計21.3 ESD設計技術研究31.4 1Gbps2.5Gbps 高速Serdes電路研究41.5 SpaceWire總線應用開發(fā)環(huán)境設計51.6 星載異構多核可重構SoC集成開發(fā)環(huán)境設計61.7 SPARC V8處理器仿真模型接口設計及驗證71.8 倒裝焊陶瓷封裝可靠性評估及檢測81.9 低照度微光探測器91.10 高幀頻CMOS相機圖像采集處理技術101.11 FPGA測試向量開發(fā)自動化技術111.12

2、 偽距定位算法研發(fā)121.13 高精度載波相位定位算法研究131.14 基于硅基技術的射頻功率放大器（RFPA）設計14二、特別聲明15一、項目指南1.1 基于SoPC芯片的微納衛(wèi)星綜合電子系統(tǒng)設計與測試技術1.1.1研究內容該項目面向微納衛(wèi)星綜合電子應用，兼容 CubeSat、NanoSat標準衛(wèi)星接口低軌應用，基于國產SoPC芯片研發(fā)兼容CubeSat架構的微納衛(wèi)星綜合電子系統(tǒng)及其配套軟件。研究內容包括：1) 基于SoPC芯片計算機板設計、調試；2) 操作系統(tǒng)及其BSP移植；3) 多傳感器融合控制算法研制和移植；4) 搭建演示系統(tǒng)及其系統(tǒng)測試。注：此項目甲方可提供相關硬件模塊和軟件環(huán)境。1

3、.1.2成果形式1) 計算機板 2) 控制軟件C語言源碼和matlab仿真環(huán)境3) 實驗演示系統(tǒng)4) 設計文檔、使用手冊、實驗報告、論文1.1.3技術指標1) SPARC V8處理器內核2) 控制軟件姿態(tài)定位精度（二維定位精度<10m; 高程精度<12m; 三軸指向精度：<10）3) 尺寸、重量符合詳版要求1.1.4研制周期和課題經費研制周期：2年。課題經費：35萬元。1.2 基于8位微控制器的全數字DC/DC模塊的設計1.2.1研究內容依托于我所8位微控制器、ADC轉換器、模擬開關和功率驅動器件，研究全數字DC/DC的基礎部分拓撲結構和核心部分控制器，形成一套完整的全數字D

4、C/DC解決方案。研究內容包括：1) 全數字DC/DC的拓撲結構；2) 核心控制器的體系結構和算法；3) 全數字DC/DC模塊的演示實驗板。1.2.2成果形式序號文檔代碼演示環(huán)境1成果物清單核心控制器代碼全數字DC/DC模塊功能演示板2項目工作報告驗證環(huán)境及激勵代碼3驗證測試報告其他代碼1.2.3技術指標1) 輸入電壓：28V2) 輸出電壓：單路輸出，+5V3) 輸出功率：5W4) 輸出輸入隔離：是5) 輸出紋波：50mVp-p6) 效率：90%7) 過壓保護：額定輸出電壓以上±10%8) 上電過沖：<5%額定電壓，單調上升9) 輸出電壓：可調節(jié)1.2.4研制周期和課題經費研制

5、周期：2年。課題經費：20萬。1.3 ESD設計技術研究1.3.1研究內容1） CMOS集成電路高壓輸入ESD防護技術基于指定工藝，可保證80 PIN 芯片2000V ESD（HBM）通過的保護結構。2） 多電壓域混合信號SoC全芯片ESD設計技術基于指定工藝，針對三個（含）以上domain域的ESD設計技術研究，解決嵌入式模擬IP隔離引起的多個（三個以上）電壓域之間的全芯片ESD減弱問題。3） 器件級、電路級ESD仿真技術研究基于指定工藝，針對不同結構的有效器件與電路，開發(fā)ESD仿真環(huán)境，建立ESD仿真模型，掌握ESD仿真方法，達到可預先評估ESD設計水平的目的。1.3.2成果形式序號文檔版

6、圖及模型1成果物清單器件及電路級ESD模型2項目工作報告多電壓域ESD設計結構原理圖、版圖3ESD建模方法及仿真流程高壓輸入端口ESD設計結構原理圖、版圖4多電壓域ESD設計文檔5高壓輸入端口ESD防護文檔1.3.3技術指標研究內容技術指標高壓輸入端口ESD防護技術輸入正負10V，電源電壓3.3V80 PIN全芯片測試HBM：2000VESD仿真技術器件級仿真結果與測試電路測試結果誤差小于20%電路級仿真結果與實測結果誤差小于200V多電壓域ESD設計技術三個（含）以上電壓域600 PIN SOC ESD 2000V（HBM）1.3.4研制周期和課題經費研制周期：2年。課題經費：20萬。1.4

7、 1Gbps2.5Gbps 高速Serdes電路研究1.4.1研究內容本課題的研究對象為8b/10b Serdes，工作頻率1Gbps2.5Gbps，工作電壓2.5V，具有片上8-bit/10-bit編/解碼器及Comma檢測功能，用片上PLL實現對低速參考時鐘的頻率綜合。通過本課題的研究，需實現以下關鍵技術的突破：1) 高速時鐘和數據恢復(CDR)技術2) 串行輸出的可編程預加重(Programmable Preemphasis) 技術3) 信號丟失檢測(LOS)技術4) COMMA檢測(Comma Detect)技術1.4.2成果形式序號類別名稱1文檔Serdes研制總結報告2IPSerd

8、es IP（包含原理圖，GDS文件）3硬件Serdes專用高速測試板4軟件Serdes高覆蓋性測試向量或測試方法5文檔Serdes IP測試報告1.4.3技術指標參數測試條件最小 典型 最大單位VOD(p) 預加重VODRt=50PREM=high655 725 795mVRt=50PREM=low590 650 710VOD(d) 無預加重VODRt=50540 600 660mVV(cmt) 發(fā)送器共模電壓Rt=501000 1250 1400mVVID 接收器輸入差模200 1600mVV(cmr) 接收器共模電壓Rt=501000 1250 2250mV串行數據total jitter

9、(p-p)差分輸出jitter2.5 Gbps, PRBS格式0.20UI差分輸出jitter1.6 Gbps, PRBS格式0.16UITt tr,tf差分輸出上升、下降時間（20%80%）。Rt=50，CL=5pf150pstd(Tx latency)34 38bitstr(Rx latency)76 107 bits 注：電路需可在-55+125溫度范圍內，VDD=3.3±10%。 1.4.4研制周期和課題經費研制周期：2年。課題經費：30萬。1.5 SpaceWire總線應用開發(fā)環(huán)境設計1.5.1研究內容基于航天772所研制的SpaceWire通訊芯片組，立足國內應用需求，建

10、立SpaceWire網絡應用開發(fā)平臺，研究鏈路冗余方案和網絡傳輸的時間確定性方案，開發(fā)SpaceWire網絡驅動程序，實現網絡應用和數據傳輸效率、誤碼、傳輸延遲等性能評估，支持SpaceWire網絡冗余。1.5.2成果形式1) 完善的SpaceWire網絡硬件環(huán)境，包括基于5個通訊控制器的節(jié)點和2個路由器節(jié)點。2) 完善的SpaceWire網絡應用程序和支持庫，可對網絡進行性能評估。3) 完整的SpaceWire網絡開發(fā)平臺軟、硬件文檔。1.5.3技術指標1) SpaceWire總線傳輸速率200Mbps，系統(tǒng)時鐘大于30MHz。2) 節(jié)點板和路由器板具有PCI、USB和Ethernet接口。

11、3) 網絡系統(tǒng)具備誤碼率測試能力，具備網絡性能評估、監(jiān)控能力和冗余能力。1.5.4研制周期和課題經費研制周期：2年。課題經費：20萬。1.6 星載異構多核可重構SoC集成開發(fā)環(huán)境設計1.6.1研究內容基于Eclipse平臺，研究針對異構多核可重構SoC的軟件開發(fā)工具集成和管理方法，研制具有良好圖形界面的多核系統(tǒng)一體化集成開發(fā)環(huán)境，實現程序開發(fā)、調試、優(yōu)化和數據可視化，有效支持多核SoC的推廣與應用。具體研究內容包括：1） 并行編程技術研究。2） 多核調試器設計技術研究。3） 多核性能分析工具技術研究。4） 函數庫設計。1.6.2成果形式1) 完整的多核集成開發(fā)軟件系統(tǒng)2) 規(guī)范的軟件系統(tǒng)文檔3

12、) 典型應用示范1.6.3技術指標1) 支持主流操作系統(tǒng)平臺2) 并行程序開發(fā)工具3) 多核調試模塊4) 性能分析工具5) 函數庫1.6.4研制周期和課題經費研制周期：2年。課題經費：30萬。1.7 SPARC V8處理器仿真模型接口設計及驗證1.7.1研究內容基于SPARC V8指令精確模型，設計AMBA總線接口；建立驗證環(huán)境、設計驗證激勵，進行SPARC V8仿真模型及AMBA接口的功能驗證；對V8仿真模型及驗證環(huán)境和激勵進行封裝，實現參數配置和自動運行。完成基于SPARC V8的SoC設計、性能分析、功能驗證、IP集成。1.7.2成果形式序號文檔代碼演示環(huán)境1成果物清單AMBA總線接口代

13、碼1套演示環(huán)境2項目工作報告驗證環(huán)境及激勵代碼3仿真模型總線接口設計手冊封裝配置代碼4驗證環(huán)境設計手冊其他代碼5驗證功能點及激勵說明手冊6封裝配置說明手冊1.7.3技術指標1) V8仿真模型可被VC2005、VC2008和gcc編譯；2) V8仿真模型能夠執(zhí)行Mibench等程序；3) 驗證環(huán)境支持主流的EDA仿真工具；4) 功能點覆蓋率達到100%；5) Testbench對CPU的占用時間應小于總體占用時間的30%；6) 仿真模型配置支持符合IP-XACT的工具。1.7.4研制周期和課題經費研制周期：2年。課題經費：20萬。1.8 倒裝焊陶瓷封裝可靠性評估及檢測1.8.1研究內容對航天77

14、2所陶瓷FC封裝器件，對芯片凸點的分布進行優(yōu)化設計，實現FC器件的壽命預測；對芯片凸點及倒裝焊器件的檢測方法進行研究，建立倒裝焊封裝工藝質量控制體系；對倒裝焊焊點的微觀組織演變，全面評估和分析倒裝焊封裝可靠性，建立倒裝焊封裝可靠性評估理論基礎。主要研究內容包括：1）倒裝焊焊點熱應力分析及壽命預測；2）凸點制備對倒裝焊可靠性的影響；3）倒裝焊工藝可靠性分析；4）底部填充可靠性分析；5）倒裝焊凸點檢測方法研究。1.8.2成果形式序號文檔名稱1FC-CCGA合格器件2項目工作報告3倒裝焊封裝工藝可靠性評估報告4倒裝焊仿真分析報告5設計規(guī)范6工藝規(guī)范與檢驗標準1.8.3技術指標1) 芯片凸點直徑為80

15、m200m，凸點節(jié)距為150m300m；2) FC-CCGA器件抗溫度循環(huán)（-65150）能力1000次；3) FC-CCGA器件抗熱沖擊（-65150）能力500次；4) 倒裝焊仿真分析凸點數量1500。1.8.4研制周期和課題經費研制周期：2年。課題經費：30萬。1.9 低照度微光探測器1.9.1研究內容基于航天772所CMOS APS樣片，研究高靈敏度的可見光傳感器和像增強器實現的微光探測器，實現微弱光照度下的清晰成像和視頻成像。掌握微光成像增強技術、低噪聲處理/抑制技術、高畫質圖像采集/處理技術等。形成相應的原理樣機，達到微光探測需求，初步達到樣品要求。1.9.2成果形式序號文檔代碼樣

16、機1成果物清單軟件驅動源代碼 原理樣機兩臺套2項目工作報告編譯環(huán)境代碼3軟硬件系統(tǒng)的開發(fā)技術報告、使用說明書其他代碼和腳本4微光探測器產品說明書5硬件原理圖、PCB板圖1.9.3技術指標1) 像素規(guī)模：1024×1024；2) 像素率：20MHz；3) 圖像灰度：12位；4) 最低照度：1×10-4lux F1.4；5) 可實現對100400m距離內目標物的有效識別；6) 微光探測器系統(tǒng)的輸出的圖像信噪比應不低于50dB；7) 重量：不超過2Kg（包括鏡頭）。1.9.4研制周期和課題經費研制周期：2年。課題經費：20萬。1.10 高幀頻CMOS相機圖像采集處理技術1.10.

17、1研究內容本項目基于航天772所提供的CMOS APS樣片，研究高幀頻CMOS APS器件的測試相機系統(tǒng)，掌握測試系統(tǒng)的高像素率圖像采集技術、傳輸技術、低噪聲處理技術、相關圖像處理技術等。1.10.2成果形式序號文檔代碼樣機1成果物清單相機系統(tǒng)驅動程序、PC機操作面板、數據采集/傳輸等源代碼原理樣機兩臺套2項目工作報告編譯環(huán)境代碼3軟硬件系統(tǒng)的開發(fā)技術報告、使用說明書圖像采集/處理、低噪聲處理等程序4硬件原理圖、PCB板圖其他代碼和腳本5軟件設計說明及編譯環(huán)境1.10.3技術指標1) 測試系統(tǒng)指標Ø 像素率：40MHz；Ø 圖像灰度：12位；Ø 緩存深度：16M

18、Byte；Ø 圖像輸出接口：CameraLink；Ø 相機系統(tǒng)總噪聲：200e-；Ø 功耗： 6W。2) 樣機性能Ø 具有子母板結構，可適應不同分辨率規(guī)格的APS芯片測試演示擴展需求；Ø 人機操作界面顯示的參數信息清晰、全面，且參數可連續(xù)調整；Ø 預留測試數據端接口，監(jiān)測測試激勵信號的控制、調試和輸出信號。1.10.4研制周期和課題經費研制周期：2年。課題經費：20萬。1.11 FPGA測試向量開發(fā)自動化技術1.11.1研究內容通過對Xilinx公司FPGA產品體系架構以及測試結構的研究，建立XDL語言分析數據庫、基于XDL的自動化向

19、量設計流程、測試向量自動開發(fā)軟件和測試覆蓋率統(tǒng)計工具，形成用于批生產的工程化測試向量。本課題的成果包括Virtex、Virtex2、Virtex4等3個系列的工程化測試向量，可應用于這些系列的批生產。1.11.2成果形式序號文檔代碼1成果物清單測試向量集2項目工作報告基于XDL的向量開發(fā)自動化軟件的源代碼3XDL向量設計方法說明XDL數據庫4向量覆蓋率說明覆蓋率統(tǒng)計軟件代碼5XDL節(jié)點描述及語法規(guī)則說明其他代碼和腳本6配置碼流及向量對應表1.11.3技術指標1) 測試向量至少涵蓋Virtex系列典型產品，Virtex 2系列典型產品，Virtex4系列典型產品；2) 測試向量的邏輯資源及內嵌I

20、P核的測試覆蓋率>95%；互聯(lián)資源的測試覆蓋率>90%；3) 基于XDL的測試向量自動化開發(fā)軟件，單個向量編譯時間<5分鐘，自動生成資源覆蓋率統(tǒng)計數據。1.11.4研制周期和課題經費研制周期：2年。課題經費：30萬。1.12 偽距定位算法研發(fā)1.12.1研究內容面向北斗二代導航大眾及行業(yè)的導航應用的巨大的市場，基于自主知識產權北斗二代/GPS多模衛(wèi)星導航基帶SoC芯片，完成單星座或多星座的兼容定位算法（PVT）的研發(fā)，輸出衛(wèi)星導航偽距定位結果。研究內容包括：1) 定位算法研究，對動態(tài)模型與觀測量誤差進行建模，定位輸出平滑穩(wěn)定；2) 具備航跡推算功能；3) 完好性（RAIM）算

21、法研究；4) 以上算法完成C語言實現，并且進行算法優(yōu)化，滿足設計規(guī)范。注：項目開展需依托導航芯片部提供的導航模塊（BMN2200S），其射頻為潤芯3007，基帶SoC為我所BM3013，包含的頻點GPS L1、北斗B1、B3。1.12.2成果形式序號文檔代碼樣機1成果物清單偽距定位代碼1套算法驗證環(huán)境2項目工作報告完好性代碼3算法說明文檔三星定位代碼4功能性能測試報告1.12.3技術指標任務指標雙模聯(lián)合定位聯(lián)合定位功能航跡推算具有航跡推算功能三星定位定位功能定位精度10m靜態(tài)定位定位精度3m動態(tài)定位性能定位精度5m定位可用度99%測速精度0.1m/s1.12.4研制周期和課題經費研制周期：1年。課題經費：25萬。1.13 高精度載波相位定位算法研究1.13.1研究內容基于載波相位的高精度定位算法，深入研究高精度載波定位算法、整周模糊度及定位后處理，改進和進一步優(yōu)化定位精度、定位可用性。研究內容包括：1) 高精度載波相位定位算法研發(fā)，設計載波相位高精度定位算法，整周模 糊度求解算法等；2) 無基站雙頻RTK算法研發(fā)，基于北斗B1和B3兩個頻點，設計實現雙頻RTK算法，實現無基站的高精度定位。注：項目開展需依托導航芯片部提供的導航模塊（B