實(shí)驗(yàn)一3-8譯碼及軟件介紹

1、 實(shí)驗(yàn)任務(wù)：實(shí)驗(yàn)任務(wù)：設(shè)計(jì)一個(gè)3線-8線譯碼器 實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：3線-8線譯碼器的邏輯功能是將輸入的3位二進(jìn)制代碼譯成8種對(duì)應(yīng)的輸出高、低電平信號(hào)。 實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：3線-8線譯碼器功能表輸 入輸 出S1S2+S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70XXXX11111111X1XXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110 實(shí)驗(yàn)要求：實(shí)驗(yàn)要求： 功能性要求 能夠?qū)崿F(xiàn)帶控制輸入端的3線-8線譯碼器

2、功能，即在輸入端控制下，輸入3位二進(jìn)制編碼可以輸出對(duì)應(yīng)的高、低電平信號(hào)。 設(shè)計(jì)性要求 使用代碼設(shè)計(jì)方式來進(jìn)行設(shè)計(jì)。采用基本門結(jié)構(gòu)化描述。能夠編寫Test Bench文件，并利用Modelsim進(jìn)行仿真。數(shù)字電路的分類 組合邏輯電路：電路任意時(shí)刻輸出只決定于當(dāng)前時(shí)刻電路的輸入，與電路原來的狀態(tài)無關(guān)。組合邏輯電路沒有輸出到輸入的反饋，沒有記憶原件。 時(shí)序電路：時(shí)序電路除了包含組合邏輯電路以外，還包含存儲(chǔ)電路，有記憶功能。 早期：基于晶體管連接的設(shè)計(jì)；基于系統(tǒng)組件（集成塊）的設(shè)計(jì)； 當(dāng)今：基于基本單元的設(shè)計(jì)；基于可編程器件的設(shè)計(jì)；數(shù)字電路設(shè)計(jì)方法VHDL（Very high speed integr

3、ated circuit hardware Description language）是描述性質(zhì)的語言，而非設(shè)計(jì)語言。設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想。包括硬件電路的功能，信號(hào)連接關(guān)系以及各器件的時(shí)序關(guān)系。之后用EDA工具仿真綜合，最后用專用集成電路（ASIC）或可編程邏輯器件（CPLD和FPGA）來實(shí)現(xiàn)其功能。設(shè)計(jì)理念：硬件設(shè)計(jì)軟件化。 FPGA開發(fā)工具開發(fā)工具軟件軟件 正確使用FPGA開發(fā)工具軟件，對(duì)于優(yōu)化設(shè)計(jì)項(xiàng)目、提高設(shè)計(jì)效率十分有益。 目前FPGA開發(fā)工具軟件包括兩大類，一類是由器件供應(yīng)廠商提供，只適用于開發(fā)本公司器件的工具軟件，如：Xilinx公司的Xilinx ISE,Alt

4、era公司的Quartus。 另一類是第三方提供的綜合、仿真軟件，綜合工具主要有Synplify、Leonardo等綜合工具，仿真工具主要有Modelsim。本實(shí)驗(yàn)主要介紹Xilinx ISE, Modelsim及Xilinx公司的測試軟件Chipscope的使用。 FPGA開發(fā)工具開發(fā)工具軟件軟件 ISE軟件是Xilinx公司提供的FPGA集成開發(fā)環(huán)境,集成了設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置等設(shè)計(jì)流程所需工具。FPGA開發(fā)流程圖 FPGA開發(fā)工具開發(fā)工具軟件軟件 ModelSim軟件是一款功能強(qiáng)大的仿真軟件，具有速度快、精度高和便于操作的特點(diǎn)，此外還具有代碼

5、分析能力，可以看出不同代碼段消耗資源的情況。其功能側(cè)重于編譯和仿真，不能制定編譯的器件和不具有下載配置的能力，所以需要和ISE等軟件關(guān)聯(lián)使用。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建項(xiàng)目1、啟動(dòng)軟件啟動(dòng)【開始】程序】【Xilinx ISE Design Suite 14.2】【ISE Design Tools】【Project Navigator】到圖3-7界面。當(dāng)?shù)谝淮问褂脮r(shí)，由于沒有過去的項(xiàng)目記錄，所以各欄均為空白，下次再次啟動(dòng)該軟件時(shí)，會(huì)自動(dòng)調(diào)出前一次的項(xiàng)目，顯示在各欄中。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建項(xiàng)目2、新建項(xiàng)目（1）選擇File New Project，彈出新建工程對(duì)話

6、框。在項(xiàng)目名稱中輸入 文件名。在項(xiàng)目路徑中單擊“”按鈕，將項(xiàng)目放到指定目錄。然后單擊“Next”。注意：項(xiàng)目文件名及路徑名中不能使用中文，名字開頭不能用數(shù)字。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建項(xiàng)目2、新建項(xiàng)目（2）項(xiàng)目屬性對(duì)話框如下所示，通過下拉條選擇所使用的芯片系列、型號(hào)、封裝形式、速度等級(jí)、頂層源文件類型、綜合工具、仿真工具、所使用的硬件描述語言。按圖3-9配置參數(shù)。然后單擊“Next”。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建項(xiàng)目2、新建項(xiàng)目（3）點(diǎn)擊“Next”進(jìn)入圖3-10，單擊“Finish”。完成新建項(xiàng)目。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建源文件源文件是指設(shè)計(jì)輸入文件

7、，在ISE軟件中，一個(gè)項(xiàng)目包括一個(gè)或多個(gè)源文件。創(chuàng)建源文件的過程如下：（1）點(diǎn)擊Projec New source。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建源文件（2）下圖為源文件類型選擇對(duì)話框。在對(duì)話框的左側(cè)選擇源文件類型，選擇“VHDL Module”，并輸入文件名及路徑名。 軟件使用實(shí)例演示軟件使用實(shí)例演示新建源文件彈出的“New Source Wizard”對(duì)話框列出的源文件類型含義如下：IP(Coregen & Architecture Wizard)File:由ISE的IP Core生成工具快速生成可靠的源代碼。Schematic:電路圖類型。User Document：用戶文檔類

8、型。Verilog Module：Verilog模塊類型，用于編寫Verilog代碼。Verilog Test Fixture：Verilog測試模塊類型，用于編寫Verilog測試代碼。VHDL Module：VHDL模塊類型，用于編寫VHDL代碼。VHDL Library: VHDL庫類型，用于制作VHDL庫。VHDL Package: VHDL包類型，用于制作VHDL包。VHDL Testbench: VHDL測試模塊類型，用于編寫VHDL測試代碼。Embedded processor: 嵌入式微處理器類型。 軟件使用實(shí)例演示軟件使用實(shí)例演示 新建源文件（3）一直單擊“NEXT”，直到完成。2-4譯碼器結(jié)構(gòu)描述2-4譯碼器包含2個(gè)輸入端口和4個(gè)輸出端口，類型均為bit。原理圖：譯碼器I/O關(guān)系2-4譯碼器結(jié)構(gòu)描述輸入輸出SEL(1 dow