第3章 集成邏輯門(mén)ppt課件

1、第第3 3章章 集成邏輯門(mén)集成邏輯門(mén)3.1 半導(dǎo)體器件的開(kāi)關(guān)特性半導(dǎo)體器件的開(kāi)關(guān)特性獲得高、低電平的基本方法：利用半導(dǎo)體開(kāi)關(guān)元件獲得高、低電平的基本方法：利用半導(dǎo)體開(kāi)關(guān)元件的導(dǎo)通、截止即開(kāi)、關(guān)兩種工作狀態(tài)。的導(dǎo)通、截止即開(kāi)、關(guān)兩種工作狀態(tài)。邏輯邏輯0和和1： 電子電路中用高、低電平來(lái)表示。電子電路中用高、低電平來(lái)表示。邏輯門(mén)電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電邏輯門(mén)電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路，簡(jiǎn)稱門(mén)電路。路，簡(jiǎn)稱門(mén)電路。基本和常用門(mén)電路有與門(mén)、或門(mén)、非門(mén)反相器）、基本和常用門(mén)電路有與門(mén)、或門(mén)、非門(mén)反相器）、與非門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)等。與非門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)

2、等。 分立元件門(mén)電路分立元件門(mén)電路1 1、二極管與門(mén)、二極管與門(mén)+VCC(+5V) R 3k Y D1A D2B5V0VABY &uA uBuYD1 D20V 0V0V 5V5V 0V5V 5V0.7V0.7V0.7V5V導(dǎo) 通 導(dǎo) 通導(dǎo) 通 截 止截 止 導(dǎo) 通截 止 截 止A BY0 00 11 01 10001Y=ABA D1B D2 5V 0V YR3k2 2、二極管或門(mén)、二極管或門(mén)ABY 1uA uBuYD1 D20V 0V0V 5V5V 0V5V 5V0V4.3V4.3V4.3V截 止 截 止截 止 導(dǎo) 通導(dǎo) 通 截 止導(dǎo) 通 導(dǎo) 通A BY0 00 11 01 10111

3、Y=A+B A =30 +5V Y 電路圖 1 邏輯符號(hào) A Y 1k 4.3k 3 3、三極管非門(mén)、三極管非門(mén)uA0V時(shí)，三極管截止，時(shí)，三極管截止，iB0，iC0，輸出電壓輸出電壓uYVCC5VuA5V時(shí)，三極管導(dǎo)通。時(shí)，三極管導(dǎo)通。三極管工作在飽和狀態(tài)。輸出電壓三極管工作在飽和狀態(tài)。輸出電壓uYUCES0.3V。AY0110AY AA1電路圖邏輯符號(hào)YYGSDB+VDD+10V RD20k當(dāng)當(dāng)uA0V時(shí)，由于時(shí)，由于uGSuA0V，小于開(kāi)啟電壓，小于開(kāi)啟電壓UT，所以所以MOS管截止。輸出電壓為管截止。輸出電壓為uYVDD10V。當(dāng)當(dāng)uA10V時(shí)，由于時(shí)，由于uGSuA10V，大于開(kāi)啟電

4、壓，大于開(kāi)啟電壓UT，所以，所以MOS管導(dǎo)通，且工作在可變電阻區(qū)，導(dǎo)通電阻管導(dǎo)通，且工作在可變電阻區(qū)，導(dǎo)通電阻很小，只有幾百歐姆。輸出電壓為很小，只有幾百歐姆。輸出電壓為uY0V。AY 3.2 TTL集成邏輯門(mén)集成邏輯門(mén)T4 +VCC(+5V) b1 A BR13kT3T2T1Y R4100+VCC(+5V)T5 A BTTL與非門(mén)電路T1的等效電路D3c1R13kR2750R3360R53kD1D23.2 TTL集成邏輯門(mén)集成邏輯門(mén)3.2.1 TTL與非門(mén)與非門(mén)BAYuA uBuY0.3V 0.3V0.3V 3.6V3.6V 0.3V3.6V 3.6V3.6V3.6V3.6V0.3VA BY

5、0 00 11 01 11110功能表功能表真值表真值表邏輯表達(dá)式邏輯表達(dá)式74LS00 的引腳排列圖VCC 3A 3B 3Y 4A 4B 4Y 1A 1B 1Y 2A 2B 2Y GND 14 13 12 11 10 9 874LS20 1 2 3 4 5 6 7VCC 2A 2B NC 2C 2D 2Y 1A 1B NC 1C 1D 1Y GND74LS20 的引腳排列圖 14 13 12 11 10 9 874LS00 1 2 3 4 5 6 774LS00內(nèi)含內(nèi)含4個(gè)個(gè)2輸入與非門(mén)，輸入與非門(mén)，74LS20內(nèi)含內(nèi)含2個(gè)個(gè)4輸入與非門(mén)。輸入與非門(mén)。3.2.2 TTL與非門(mén)的特性與參數(shù)與非

6、門(mén)的特性與參數(shù) 1. 電壓傳輸特性電壓傳輸特性 電壓傳輸特性是指輸出電壓跟隨輸入電壓變化的關(guān)系曲電壓傳輸特性是指輸出電壓跟隨輸入電壓變化的關(guān)系曲線，即線，即UO=f(uI)函數(shù)關(guān)系，它可以用圖函數(shù)關(guān)系，它可以用圖3-3所示的曲線表示。所示的曲線表示。由圖可見(jiàn)，曲線大致分為四段：由圖可見(jiàn)，曲線大致分為四段： AB段段(截止區(qū)截止區(qū))：當(dāng)：當(dāng)UI0.6V時(shí)，時(shí)，T1工作在深飽和狀態(tài)，工作在深飽和狀態(tài)，故故T2、 T5截止，截止，T3、T4均導(dǎo)通，均導(dǎo)通， 輸出高電平輸出高電平UOH=3.6V。 圖 3-3 TTL與非門(mén)的電壓傳輸特性 AUOHBCDEUOLUI(V)UO(V)0.32.7UOFFU

7、TUON BC段段(線性區(qū)線性區(qū))：當(dāng)：當(dāng)0.6VUI1.3V時(shí)，輸出電壓時(shí)，輸出電壓Uo隨輸隨輸入電壓入電壓UI 的增大而線性降低。的增大而線性降低。 CD段段(過(guò)渡區(qū)過(guò)渡區(qū))：1.3VUI1.4V，輸出電壓，輸出電壓Uo急劇下降到急劇下降到低電平，低電平， UOL=0.3V，由于，由于UI的微小變化，而引起的微小變化，而引起Uo的急劇的急劇下降。下降。 DE段段(飽和區(qū)飽和區(qū))：當(dāng)：當(dāng)UI1.4V時(shí)，時(shí)，T3導(dǎo)通，導(dǎo)通，T4截止，截止，T2、T5飽和，因而輸出低電平飽和，因而輸出低電平UOL=0.3V。 從電壓傳輸特性可以得出以下幾個(gè)重要參數(shù)： 輸出高電平UOH和輸出低電平UOL。 電壓傳

8、輸特性的截止區(qū)的輸出電壓UOH=3.6V，飽和區(qū)的輸出電壓UOL=0.3V。一般產(chǎn)品規(guī)定UOH2.4V、UOL0.4V時(shí)即為合格。 閾值電壓UT。 閾值電壓也稱門(mén)檻電壓。電壓傳輸特性上轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的輸入電壓UT1.3或1.4 V，可以將UT看成與非門(mén)導(dǎo)通(輸出低電平)和截止(輸出高電平)的分界線。 開(kāi)門(mén)電平開(kāi)門(mén)電平UON和關(guān)門(mén)電平和關(guān)門(mén)電平UOFF。 開(kāi)門(mén)電平開(kāi)門(mén)電平UON是保證輸出電平達(dá)到額定低電平是保證輸出電平達(dá)到額定低電平(0.3V)時(shí)，所允許輸入高電平的最低值，即只有當(dāng)時(shí)，所允許輸入高電平的最低值，即只有當(dāng)UIUON時(shí)，輸出才為低電平。通常時(shí)，輸出才為低電平。通常UON=1.4V，

9、一般產(chǎn)品規(guī)定，一般產(chǎn)品規(guī)定UON1.8V。 關(guān)門(mén)電平關(guān)門(mén)電平UOFF是保證輸出電平為額定高電平是保證輸出電平為額定高電平(2.7V左左右右)時(shí)，允許輸入低電平的最大值，即只有當(dāng)時(shí)，允許輸入低電平的最大值，即只有當(dāng)UIUOFF時(shí)，時(shí)， 輸出才是高電平。通常輸出才是高電平。通常UOFF1V，一般產(chǎn)品要求，一般產(chǎn)品要求UOFF0.8V。 3.2.4 OC3.2.4 OC門(mén)及門(mén)及TSLTSL門(mén)門(mén)OC 與非門(mén)的電路結(jié)構(gòu)AB+VCCYR YABCD&OC 門(mén)線與圖+VCCR Y1 Y2 T1 T2 T3 uB1問(wèn)題的提出：?jiǎn)栴}的提出：為解決一般為解決一般TTL與非門(mén)不能線與而設(shè)計(jì)的。與非門(mén)不能線與

10、而設(shè)計(jì)的。A、B不全為不全為1時(shí)，時(shí)，uB1=1V，T2、T3截止，截止，Y=1。接入外接電阻接入外接電阻R后：后：A、B全為全為1時(shí)，時(shí)，uB1=2.1V，T2、T3飽和導(dǎo)通，飽和導(dǎo)通，Y=0。BAYOC門(mén)TSL門(mén)門(mén) 三態(tài)邏輯門(mén)三態(tài)邏輯門(mén)Three State Logic），簡(jiǎn)稱），簡(jiǎn)稱TSL門(mén)，該門(mén)，該門(mén)輸出不僅有高電平和低電平兩種狀態(tài)，還有第三個(gè)狀態(tài)門(mén)輸出不僅有高電平和低電平兩種狀態(tài)，還有第三個(gè)狀態(tài)叫做高阻態(tài)。叫做高阻態(tài)。TSL門(mén)的應(yīng)用：門(mén)的應(yīng)用： G1 總線 1 EN E1 A1 1 EN E2 A2 1 EN En An (a) 單向總線 G2 Gn 構(gòu)成數(shù)據(jù)總線：讓各門(mén)的控制構(gòu)成數(shù)

11、據(jù)總線：讓各門(mén)的控制端輪流處于低電平，即任何時(shí)端輪流處于低電平，即任何時(shí)刻只讓一個(gè)刻只讓一個(gè)TSL門(mén)處于工作狀門(mén)處于工作狀態(tài)，而其余態(tài)，而其余TSL門(mén)均處于高阻門(mén)均處于高阻狀態(tài)，這樣總線就會(huì)輪流接受狀態(tài)，這樣總線就會(huì)輪流接受各各TSL門(mén)的輸出。門(mén)的輸出。3.3 MOS邏輯門(mén)邏輯門(mén) CMOS集成門(mén)電路集成門(mén)電路1 1、CMOSCMOS反相器反相器uA+VDD+10VTPTN+VDD+10V+VDD+10VSSRONPRONN10V0V(a) 電路(b) TN截止、TP導(dǎo)通(c) TN導(dǎo)通、TP截止uYuYuY（1uA0V時(shí)，時(shí)，TN截止，截止，TP導(dǎo)通。輸出電壓導(dǎo)通。輸出電壓uYVDD10V。（

12、2uA10V時(shí)，時(shí)，TN導(dǎo)通，導(dǎo)通，TP截止。輸出電壓截止。輸出電壓uY0V。AY 2 2、CMOSCMOS與非門(mén)、或非門(mén)、與門(mén)、或門(mén)、與或非門(mén)和異或門(mén)與非門(mén)、或非門(mén)、與門(mén)、或門(mén)、與或非門(mén)和異或門(mén) CMOS與非門(mén)與非門(mén)BY+VDDATP1TN1TN2TP2BAYA、B當(dāng)中有一個(gè)或全為當(dāng)中有一個(gè)或全為低電平時(shí)，低電平時(shí)，TN1、TN2中中有一個(gè)或全部截止，有一個(gè)或全部截止，TP1、TP2中有一個(gè)或全部導(dǎo)通，中有一個(gè)或全部導(dǎo)通，輸出輸出Y為高電平。為高電平。只有當(dāng)輸入只有當(dāng)輸入A、B全為高全為高電平時(shí)，電平時(shí)，TN1和和TN2才會(huì)都才會(huì)都導(dǎo)通，導(dǎo)通，TP1和和TP2才會(huì)都截才會(huì)都截止，輸出止，輸出

13、Y才會(huì)為低電平。才會(huì)為低電平。BY+VDDATN1TP2TN2TP1 CMOS或非門(mén)或非門(mén)BAY只要輸入只要輸入A、B當(dāng)當(dāng)中有一個(gè)或全為高中有一個(gè)或全為高電平，電平，TP1、TP2中中有一個(gè)或全部截止，有一個(gè)或全部截止，TN1、TN2中有一個(gè)中有一個(gè)或全部導(dǎo)通，輸出或全部導(dǎo)通，輸出Y為低電平。為低電平。只有當(dāng)只有當(dāng)A、B全為全為低電平時(shí)，低電平時(shí)，TP1和和TP2才會(huì)都導(dǎo)通，才會(huì)都導(dǎo)通，TN1和和TN2才會(huì)都截才會(huì)都截止，輸出止，輸出Y才會(huì)為高才會(huì)為高電平。電平。C+VDDTGuiuiuouoTPTNCCC(a) 電路(b) 符號(hào) CMOS 傳輸門(mén)傳輸門(mén)C0、 ，即，即C端為低電平端為低電平0

14、V）、）、 端為高電平（端為高電平（VDD時(shí)，時(shí)， TN和和TP都不具備開(kāi)啟條件而截止，輸入和輸出之間相當(dāng)于都不具備開(kāi)啟條件而截止，輸入和輸出之間相當(dāng)于開(kāi)關(guān)斷開(kāi)一樣。開(kāi)關(guān)斷開(kāi)一樣。C1、 ，即，即C端為高電平（端為高電平（VDD）、）、 端為低電平端為低電平0V時(shí)，時(shí)，TN和和TP都具備了導(dǎo)通條件，輸入和輸出之間相當(dāng)于開(kāi)關(guān)接都具備了導(dǎo)通條件，輸入和輸出之間相當(dāng)于開(kāi)關(guān)接通一樣，通一樣，uoui。1C0CCC使用集成電路時(shí)的注意事項(xiàng)使用集成電路時(shí)的注意事項(xiàng)（1對(duì)于各種集成電路，使用時(shí)一定要在推薦的工作條件范圍對(duì)于各種集成電路，使用時(shí)一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。內(nèi)，否

15、則將導(dǎo)致性能下降或損壞器件。（2數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可以并聯(lián)起來(lái)使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平?？梢圆⒙?lián)起來(lái)使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，電路，多余的輸入端不允許懸空，否則電路將不能正常工作。多余的輸入端不允許懸空，否則電路將不能正常工作。（3TTL電路和電路和CMOS電路之間一般不能直接連接，而需利用電路之間一般不能直接連接，而需利用接口電路進(jìn)行電平轉(zhuǎn)換或電流變換才可進(jìn)行連接，使前級(jí)器件的接口電路進(jìn)行電平轉(zhuǎn)換或電流變換才可進(jìn)行連接，使前級(jí)器件的輸出電平及電流滿足后級(jí)器件對(duì)輸入電平及電流的要求，并不得輸出電平及電流滿足后級(jí)器件對(duì)輸入電平及電流的要求，并不得對(duì)器件造成損害。對(duì)器件造成損害。利用半導(dǎo)體器件的開(kāi)關(guān)特性，可以