基于北斗 GPS秒脈沖的高穩(wěn)時鐘源設計 - 圖文-

1、 Computer Science and Application 計算機科學與應用, 2017, 7(1, 1-7 Published Online January 2017 in Hans. /journal/csa /10.12677/csa.2017.71001 文章引用: 楊建國, 傅瑞峰, 黃旭方. 基于北斗/GPS 秒脈沖的高穩(wěn)時鐘源設計J. 計算機科學與應用, 2017, 7(1: 1-7.Design of High Stable Clock Source Based on Beidou/GPS Sec

2、ond PulseJianguo Yang, Ruifeng Fu, Xufang HuangComputer and Electronic Information College, Guangxi University, Nanning GuangxiReceived: Dec. 27th , 2016; accepted: Jan. 14th , 2017; published: Jan. 17th, 2017AbstractBased on the UM220IIIN double system receiver and FPGA, a clock source of the Beido

3、uor GPS second pulse high stability is designed in this paper. Two UM220IIIN receive the second pulse of Beidou satellite and GPS, inputting to the cyclone IV chip of FPGA, and then it is first to judge the validity of the second pulse signal of Beidou and GPS. If the two second pulses are valid, th

4、ey were carried out by the high frequency count in 10 seconds, and counting is based on the use of FPGA internal own high-frequency clock; if only one way is valid, only the effective second pulse is counted. Then calculating the mean and variance of the count in 10 seconds, the best second pulse or

5、 the effective branch of the second pulse is output by comparing the variance of the second pulse. If the second pulse of Beidou satellite and GPS are invalid and the use of FPGA internal clock and historical data predict next output cycle of the second pulse, the system can continue to output high

6、precision of the second pulse as a clock source. KeywordsTiming Source, Beidou Satellite, GPS, FPGA基于北斗/GPS 秒脈沖的高穩(wěn)時鐘源設計楊建國,傅瑞峰,黃旭方廣西大學,計算機與電子信息學院,廣西 南寧收稿日期:2016年12月27日;錄用日期:2017年1月14日;發(fā)布日期:2017年1月17日摘 要基于UM220IIIN 雙系統(tǒng)接收機和FPGA ,設計一種北斗/GPS 秒脈沖高穩(wěn)同步時鐘源。利用兩塊UM220IIIN 分別接收北斗和GPS 秒脈沖1,將秒脈沖輸入到FPGA 的cyclone

7、IV 芯片,先分別對兩路秒脈沖信號進行楊建國 等有效性判斷。若兩路秒脈沖都有效,則在10秒內(nèi)對它們分別進行的高頻計數(shù),計數(shù)基準是利用FPGA 內(nèi)部自帶的高頻時鐘;若只有一路有效,就只對有效支路進行高頻計數(shù)。然后求取10秒內(nèi)計數(shù)值的均值和方差,通過比較兩路秒脈沖的方差,輸出最優(yōu)一路的秒脈沖;或輸出其中有效支路的秒脈沖均值。當北斗和GPS 秒脈沖都失效時,利用FPGA 內(nèi)部自帶的高頻時鐘以及歷史數(shù)據(jù),預測下一時刻的秒脈沖輸出周期,系統(tǒng)可以繼續(xù)輸出高精度的秒脈沖作為時鐘源。關鍵詞時鐘源,北斗,GPS ,FPGA Copyright 2017 by authors and Hans Publisher

8、s Inc. This work is licensed under the Creative Commons Attribution International License (CC BY./licenses/by/4.0/ 1. 引言本文致力于解決系統(tǒng)時鐘高精度和高穩(wěn)定度的問題。通過UM220IIIN 雙系統(tǒng)接收機和FPGA 的結合,輸出北斗/GPS 中精度最高的秒脈沖作為時鐘源,若兩者的秒脈沖都失效,就利用FPGA 來預測下一時刻的秒脈沖輸出作為時鐘源。本文的創(chuàng)新在于不僅僅用單一的衛(wèi)星授時,而是利用了北斗與GPS 兩者結合進行授時2 3

9、,從而能極大的避免信號丟失情況的發(fā)生,實現(xiàn)具有高穩(wěn)定性和高精度的同步時鐘源。而且當兩者的秒脈沖都失效時,就根據(jù)本地晶振具有短時穩(wěn)定性來利用FPGA 內(nèi)部自帶的高頻時鐘以及歷史數(shù)據(jù),預測下一時刻的秒脈沖作為輸出。2. 系統(tǒng)總體方案高穩(wěn)時鐘源方案如圖1所示,共包括9個模塊:北斗、GPS 衛(wèi)星信號接收天線模塊,UM220-IIIN 雙系統(tǒng)接收模塊,恒溫晶振時鐘模塊,顯示模塊,通信模塊,輸入信號檢測模塊,秒脈沖生成模塊,輸出選擇模塊。接收天線實時采集衛(wèi)星信號,并將信號傳輸?shù)経M220-IIIN 雙系統(tǒng)接收模塊,接收模塊將采集到的衛(wèi)星信號,解碼輸出兩路標準秒脈沖到FPGA 模塊。在FPGA 模塊中,首先

10、對輸入的兩路秒脈沖進行有效性判斷,當判斷為無效信號時,丟棄輸入信號。如果輸入被判定為有效信號,那么將對10個秒脈沖周期進行高頻計數(shù),求其平均值,以減小隨機誤差。然后傳輸?shù)矫朊}沖生成模塊4 5,將生成的秒脈沖信號輸入到信號檢測模塊,這個模塊主要完成秒脈沖上升沿的判斷,將判斷結果輸入秒脈沖生成模塊,重新生成兩路穩(wěn)定的高精度秒脈沖6。新生成的高精度秒脈沖將被送入輸出選擇模塊,輸出穩(wěn)定和精度更高的秒脈沖7。通信模塊主要負責FPGA 與其它模塊的通信,可選為PC 機或其它控制模塊。兩個模塊的通信通過I2C ,UART 或者是USB 。顯示模塊用來顯示秒脈沖輸出狀態(tài),如顯示北斗/GPS 有效,或其中某一信

11、號有效。2.1. 輸入信號檢測模塊8UM220-IIIN 雙系統(tǒng)GNSS 接收模塊接收到北斗和GPS 衛(wèi)星信號后,會輸出兩路秒脈沖到FPGA 模Open Access楊建國等塊中的輸入信號檢測模塊。如圖2的狀態(tài)轉(zhuǎn)移圖所示,在一路輸入信號檢測模塊中,系統(tǒng)在未啟動前處于待機狀態(tài),數(shù)據(jù)屬于初始化狀態(tài),外置的count_high和count_low值保持不變,始終為1。當系統(tǒng)啟動后,狀態(tài)機狀態(tài)從IDLE等待狀態(tài)跳轉(zhuǎn)到開始狀態(tài)。如果檢測到輸入的秒脈沖i_pulses為高電平時,狀態(tài)機從開始狀態(tài)跳轉(zhuǎn)到高電平計數(shù)狀態(tài),并輸出count_high_en高電平,開始對秒脈沖高電平時間進行計數(shù)。當輸入秒脈沖由高電

12、平轉(zhuǎn)換為低電平,出現(xiàn)脈沖信號下降沿時,如果count_high正處于大于9,990,000并且小于10,001,000范圍,那么判定輸入信號為有效信號。這時狀態(tài)機狀態(tài)從高電平計數(shù)狀態(tài)跳轉(zhuǎn)到低電平計數(shù)狀態(tài),并且將count_high_en拉低, count_low_en拉高。如果出現(xiàn)下降沿時,count_high不處于大于9,990,000并且小于10,001,000范圍,那么判定輸入信號為無效信號。狀態(tài)機從高電平技術狀態(tài)跳轉(zhuǎn)到開始狀態(tài),并將count_high_en拉低。在低電平計數(shù)狀態(tài)時,和高電平計數(shù)狀態(tài)一樣,輸入秒脈沖狀態(tài)跳轉(zhuǎn)時,出現(xiàn)脈沖信號上升沿,如果低電平計數(shù)器count_low正處于

13、大于9,990,000并且小于10,001,000范圍,那么判定輸入信號為有效信號。狀態(tài)從低電平技術狀態(tài)跳轉(zhuǎn)到高電平計數(shù)狀態(tài)。如果檢測到輸入秒脈沖為無效信號,輸入檢測模塊將發(fā)出BD/GPS無效信號到下一級模塊。 Figure 1. General scheme of high stable clock source圖1. 高穩(wěn)時鐘源總體方案 Figure 2. State transition diagram of receiver module圖2. 接收模塊狀態(tài)轉(zhuǎn)移圖楊建國等如果輸入的北斗秒脈沖信號有效,那么會將北斗秒脈沖高電平計數(shù)器和低電平計數(shù)器的值存儲進BDpulses_fifo中,當

14、BDpulses_fifo內(nèi)存儲的值滿60個時,即北斗秒脈沖輸入有效滿一分鐘時。將BDpulses_fifo內(nèi)的數(shù)據(jù)讀取出來,求出每個北斗秒脈沖的均值,并將得到的均值存儲進BDdata_fifo中。同樣的方法,求出每一個GPS秒脈沖的均值,并將得到的均值存儲進GPSdata_fifo中。比較兩路數(shù)據(jù)均值的方差,判斷輸入秒脈沖的精度那一路更高,發(fā)出BD/GPS選擇信號給下一級。2.2. 秒脈沖生成模塊系統(tǒng)啟動后,秒脈沖生成模塊系統(tǒng)將會從IDLE狀態(tài)轉(zhuǎn)移到CHECK狀態(tài)。CHECK狀態(tài)的作用是確定輸出秒脈沖信號的上升沿,確保輸出秒脈沖信號與輸入信號同步。當檢測到輸入信號的上升沿后,系統(tǒng)馬上從CHE

15、CK狀態(tài)轉(zhuǎn)移到高電平輸出狀態(tài),并且將count_out_en拉低。在高電平輸出狀態(tài),count_out計數(shù)模塊對脈沖輸出高電平時間進行計數(shù),當count_out數(shù)值等于輸入檢測模塊生成的統(tǒng)計均值時,系統(tǒng)從高電平輸出狀態(tài)轉(zhuǎn)移到低電平輸出狀態(tài),并將count_out_en拉低,將count_out計數(shù)器的值清零。在低電平輸出狀態(tài),計數(shù)器對脈沖輸出的低電平時間進行計數(shù),當count_out數(shù)值等于輸入檢測模塊生成的統(tǒng)計均值時,系統(tǒng)從高電平輸出狀態(tài)轉(zhuǎn)移到低電平輸出狀態(tài),并將count_out_en拉低,將count_out計數(shù)器的值清零,如圖3所示。秒脈沖生成模塊包含兩個子模塊,分別對應北斗秒脈沖輸出

16、和GPS秒脈沖輸出。兩路輸出的方式相同,和狀態(tài)轉(zhuǎn)移圖一致,只是判斷狀態(tài)跳轉(zhuǎn)的閾值不同。2.3. 輸出選擇模塊輸出選擇模塊的功能是對兩路輸入秒脈沖進行判斷,選擇精度高的一路作為輸出。輸出選擇模塊的流程圖如下圖4所示。在系統(tǒng)啟動后,首先對秒脈沖輸入有效性進行判斷。只有當輸入秒脈沖有效時,即秒脈沖生成模塊已經(jīng)開始生成高精度的秒脈沖信號后,才開始進行輸出選擇。3. 系統(tǒng)驗證仿真3.1. 邏輯驗證由于整個系統(tǒng)工程較大,所以可以分模塊進行驗證仿真。QUARTUS II與仿真軟件modelsim有很好的兼容性,可以在QUARTUS II中編寫驗證代碼,直接調(diào)用modelsim進行邏輯仿真驗證。時序邏輯仿真,

17、首先要建立仿真文件,模擬實際電路的輸入信號,并輸出到系統(tǒng)工程文件中。編譯后,調(diào)用modelsim進行時序邏輯的仿真。進入modelsim之后,需要將待觀察的參數(shù)添加到波形欄,并建立好分組,如下圖5所示。重新添加參數(shù)后,對modelsim中的文件重新加載,再次運行,就能觀察到系統(tǒng)對應的時序邏輯。觀察時序波形是否與設計的相符,如果不相符,則需要找到誤差參數(shù),并對工程文件進行修改。修改工程文件后,不能直接在modelsim中仿真,需要在QUARTUS II中對系統(tǒng)工程文件進行編譯,生成對應的時序鏈接。3.2. 實際電路驗證當時序邏輯驗證通過后,表明電路邏輯不存在問題,但由于實際電路因為布局布線,噪聲

18、干擾等原因,存在信號延時。所以雖然時序邏輯驗證通過,還不能代表系統(tǒng)能正常工作,仍需要進一步驗證。QUARTUS II自帶的signaltap仿真軟件,能夠采集FPGA上電運行的實時數(shù)據(jù),并將數(shù)據(jù)以波形的方式反映出來。調(diào)用signaltap采集信號的界面如下圖6所示。3.3. 實驗結果圖7展現(xiàn)出高穩(wěn)頻率源樣機的總體圖,其中綠色的為UM220雙系統(tǒng)接收機,先通過接收機采集北斗/楊建國等 Figure 3. State transition diagram of second pulse generation module圖3. 秒脈沖生成模塊狀態(tài)轉(zhuǎn)移圖 Figure 4. Flow chart o

19、f output selection module圖4. 輸出選擇模塊流程圖 Figure 5. Simulation waveform of modelsim圖5. Modelsim仿真波形楊建國 等 GPS 信號，然后把秒脈沖輸入到 FPGA 板上，最后通過 FPGA 的代碼實現(xiàn)功能，從而輸出精度最高的秒 脈沖作為時鐘源。 圖 8 表示為高穩(wěn)時鐘源輸出的高精度同步秒脈沖在示波器上的顯示結果。 Figure 6. Acquisition signal interface of signaltap 圖 6. Signaltap 采集信號界面 Figure 7. Prototype of hig

20、h stable clock source 圖 7. 高穩(wěn)時鐘源樣機 Figure 8. Oscilloscope display experimental results 圖 8. 示波器顯示實驗結果 6 楊建國 等 先通過 UM220 雙系統(tǒng)接收機接收到北斗/GPS 信號， 然后把輸出同步秒脈沖送進 FPGA 中， 在 FPGA 對輸入信號(即北斗/GPS 的秒脈沖進行處理后，選擇精度高的同步秒脈沖輸出，并用示波器顯示出來。 4. 結論 通過實際電路驗證并結合分析實驗結果，表明“基于北斗/GPS 秒脈沖的高穩(wěn)時鐘源設計”可以解決 系統(tǒng)時鐘高精度和高穩(wěn)定度的問題。 基金項目 國家自然科學基金 (61004123；廣西大學大學生創(chuàng)新項目(T3070098228。 參考文獻 (Referenc