天津大學數(shù)字集成電路第七講靜態(tài)時序邏輯電路

1、TJICTJU. ASIC Center-Arnold Shi第七講靜態(tài)時序邏輯電路第七講靜態(tài)時序邏輯電路天津大學電信學院電子科學與技術系史再峰TJU. ASIC Center-Arnold Shi時序邏輯電路時序邏輯電路兩種存儲機理： 正反饋 基于電荷組合邏輯組合邏輯寄存器輸出下一狀態(tài)CLKQD當前狀態(tài)輸入TJU. ASIC Center-Arnold Shi存儲機理存儲機理靜態(tài)時序邏輯動態(tài)時序邏輯TJU. ASIC Center-Arnold Shi正反饋正反饋: :雙穩(wěn)態(tài)電路雙穩(wěn)態(tài)電路Vi1Vo2Vo2 =Vi1Vo1 =Vi2Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=

2、Vo2Vo1Vi2Vi2=Vo1TJU. ASIC Center-Arnold Shi亞穩(wěn)態(tài)亞穩(wěn)態(tài)(Meta-Stability)過渡區(qū)的增益應當大于1,AB1,AB為穩(wěn)態(tài)工作點，C C為亞穩(wěn)態(tài)點觸發(fā)翻轉(寫入數(shù)據(jù))的方法：（1 1）切斷反饋環(huán)（采用Mux Mux ）（2 2）強制驅動（正確設計尺寸）AVi1 = Vo2Vi2 = Vo1BCTJU. ASIC Center-Arnold Shi存儲單元的實現(xiàn)方法與比較存儲單元的實現(xiàn)方法與比較v 利用正反饋（再生）：靜態(tài)（雙穩(wěn)態(tài)） 靜態(tài):信號可以“無限”保持 魯棒性好:對擾動不敏感 對觸發(fā)脈沖寬度的要求: :觸發(fā)脈沖的寬度須稍大于沿環(huán)路總的傳播

3、時間，即兩個反相器平均延時的兩倍 尺寸大,限制了在計算結構如流水線式數(shù)據(jù)通路中的應用利用電荷存儲,動態(tài)（要求定期刷新，要求從存儲電容中讀出信號時不會干擾所存儲的電荷，因此要求具有高輸入阻抗的器件）TJU. ASIC Center-Arnold ShiLatch 與RegisterLatchLatch（以正電平敏感為例）當時鐘是低電平時存儲（鎖存）數(shù)據(jù)DClkQDClkQv RegisterRegister以上升沿觸發(fā)為例）,當時鐘上升時存儲（存入）數(shù)據(jù).ClkClkDDQQTJU. ASIC Center-Arnold ShiLatchLatch（鎖存器）（鎖存器）v 電平靈敏（ Level

4、Sensitive）, 不是邊沿觸發(fā)v 可以是正電平靈敏或負電平靈敏，當時鐘為高電平（或低電平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上v 有可能發(fā)生競爭(Race)現(xiàn)象，只能通過使時鐘脈沖的寬度小于（包括反相器在內的）環(huán)路的傳播時間來避免。TJU. ASIC Center-Arnold Shi正電平鎖存器與負電平鎖存器正電平鎖存器與負電平鎖存器InclkInOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNegativ e

5、L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n正電平鎖存器負電平鎖存器TJU. ASIC Center-Arnold Shi基于基于Latch 的設計舉例的設計舉例負(Negative)latchNegative)latch在= 0 0 時是透明的正（Positive） latch在=1 時是透明的負Latch邏輯邏輯正LatchfTJU. ASIC Center-Arnold Shi時序電路的時間參數(shù)tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（建立（set-up) 時間時間: tsu(2)維持

6、（維持（hold）時間）時間: thold(3)時鐘至輸出（時鐘至輸出（ clk-q）時間（）時間（max）: tclk-q(4)時鐘周期：時鐘周期：T(5)數(shù)據(jù)至輸出（數(shù)據(jù)至輸出（ d-q）時間（）時間（max）: td-qtsutholdTclk-qTJU. ASIC Center-Arnold ShiRegister Register 時序參數(shù)時序參數(shù)v 注意當數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。TJU. ASIC Center-Arnold ShiRegisterRegister與與latchlatch的時序的時序RegisterLatchClkDQtc2qClkDQtc2qt

7、d2qTJU. ASIC Center-Arnold ShiLatch Latch 時序參數(shù)時序參數(shù)ClkDQ正電平Latchv 注意當數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。TJU. ASIC Center-Arnold Shi最高時鐘頻率最高時鐘頻率但同時需要滿足:tcdreg + tcdlogic tholdtcd:污染延時（contamination delay）= 最小延時tclk-Q + tp,comb + tsetup TLOGICFF最高時鐘頻率需要滿足TJU. ASIC Center-Arnold Shi研究不同時刻（研究不同時刻（t1, t2t1, t2）LOGICFF

8、FFDQDQtclk-Q + tp,comb + tsetup TTJU. ASIC Center-Arnold Shi在同一時刻（t1t1）考慮holdtcdreg + tcdlogic tholdTJU. ASIC Center-Arnold Shi寫入（觸發(fā)）靜態(tài)Latch Latch 的方法：CLKCLKCLKDQDCLKCLKDMUX MUX 實現(xiàn)弱反相器實現(xiàn)（強制寫入）(控制門可僅用NMOSNMOS實現(xiàn))以時鐘作為隔離信號, , 它區(qū)分了“透明” ” （transparent transparent ）和“不透明” ” （opaqueopaque）狀態(tài)TJU. ASIC Cente

9、r-Arnold Shi基于Mux 的Latch負（電平） latch(CLK= 0 時透明)CLK10DQQClk QClk In正（電平） latch(CLK= 1 時透明)0CLK1DQQClk QClk InTJU. ASIC Center-Arnold Shi基于（傳輸門實現(xiàn)的） Mux Mux 的LatchLatchCLKCLKCLKDQ（1 1）尺寸設計容易（2 2）晶體管數(shù)目多（時鐘負載因而功耗大）TJU. ASIC Center-Arnold Shi基于（傳輸管實現(xiàn)）Mux Mux 的LatchLatchNMOS onlyNon-overlapping clocks不重疊時鐘

10、（1 1）僅NMOS NMOS 實現(xiàn)，電路簡單，減少了時鐘負載（2 2）有電壓閾值損失（影響噪聲容限和性能，可能引起靜態(tài)功耗）CLKCLKCLKCLKQMQMTJU. ASIC Center-Arnold Shi主從（Master-Slave Master-Slave ）邊沿觸發(fā)寄存器10DCLKQMMaster01CLKQSlaveQMQDCLK時鐘為高電平時，主Latch Latch 維持，QM QM 值保持不變，輸出值Q Q 等于時鐘上升沿前的輸入D D 的值，效果等同于“正沿觸發(fā)”效果等同于“負沿觸發(fā)”的主從寄存器只需互換正LatchLatch和負LatchLatch的位置TJU. A

11、SIC Center-Arnold Shi傳輸門實現(xiàn)的正負latchlatch實現(xiàn)實現(xiàn)MSMS寄存器寄存器QMQDCLKT2I2T1I1I3T4I5T3I4I6基于傳輸門多路開關的latch latch 對負Latch正LatchTJU. ASIC Center-Arnold Shi建立時間、延遲時間和維持時間v 建立時間：I1+T1+I3+I2I1+T1+I3+I2v 延遲時間：T3 +I6T3 +I6v 維持時間：約為0 0QMQDCLKT2I2T1I1I3T4I5T3I4I6TJU. ASIC Center-Arnold ShiClkClk-Q -Q 的延時的延時DQCLK2 0.50.

12、51.52.5tc2q(lh)0.511.522.50time, n s e cVoltstc2q(hl)TJU. ASIC Center-Arnold ShiSet-up Time Set-up Time 的仿真過程的仿真過程VoltsTime (ns)DclkQQMI2 outtsetup = 0.21 ns正常工作TJU. ASIC Center-Arnold ShiSet-up Set-up TimeTime的仿真的仿真VoltsTime (ns)DclkQQMI2 outtsetup = 0.20 ns沒有正確觸發(fā)TJU. ASIC Center-Arnold Shi減少時鐘負載的主

13、從寄存器DQT1I1CLKCLKT2CLKCLKI2I3I4采用弱反相器可減少一個時鐘控制的傳輸門n設計復雜性增加：尺寸設計要保證能強制寫入n反相導通：當T2 T2 導通時，第二個觸發(fā)器有可能通過傳輸門T2 T2 的耦合而影響第一個觸發(fā)器存儲的數(shù)據(jù)。TJU. ASIC Center-Arnold Shi偽靜態(tài)鎖存器v Clk Clk 為低時，為雙穩(wěn)態(tài)（靜態(tài)）v Clk Clk 為高時，輸入值寫入并存放在內部電容上（動態(tài)）TJU. ASIC Center-Arnold Shi非理想時鐘非理想時鐘!clkclk理想時鐘!clkclk非理想時鐘clock skew1-1 overlap0-0 ove

14、rlapTJU. ASIC Center-Arnold Shi時鐘重疊問題CLKCLKAB(a)電路圖(b)重疊的一對時鐘XDQCLKCLKCLKCLK用偽靜態(tài)鎖存器構成的主從觸發(fā)器當Clk 和反Clk 發(fā)生重迭時，可能引起失效：當Clk 和反Clk 同時為高時，A 點同時為In 和B 點驅動，造成不定狀態(tài)當Clk 和反Clk 同時為高一段較長時間時，In 可以直接穿通經(jīng)過主從觸發(fā)器采用兩相位不重迭時鐘可以解決此問題，但時鐘不重迭部分不能太長以免漏電時間過長引起出錯TJU. ASIC Center-Arnold Shi產(chǎn)生兩相不重疊時鐘的電路clkclk1clk2AclkABBclk1clk2

15、TJU. ASIC Center-Arnold ShiPower Power PCPC的觸發(fā)器的觸發(fā)器DQclk!clk!clkclk01101!clkclk主 transparent從 hold主 hold從 transparent0101TJU. ASIC Center-Arnold Shi低電壓靜態(tài)LatchLatchTJU. ASIC Center-Arnold ShiRS-RS-觸發(fā)器（flip-flop）v 由交叉的由交叉的NOR ( 或或NAND )門構成門構成Forbidd e n S tat eSSRQQQQRSQQ00Q101001010110RQSQRQTJU. ASIC

16、 Center-Arnold Shi CMOS CMOS 鐘控鐘控 SR SR 鎖存器鎖存器110 0onoffoff-onoff-on 01 onoffoffon on on off offM1SRclkclk!QQM2M3M4M5M6M7M80 10 1TJU. ASIC Center-Arnold Shi瞬態(tài)響應瞬態(tài)響應Q & !Q (Volts)SET!QQTime (ns)tc-!Qtc-QTJU. ASIC Center-Arnold Shi輸出電壓與尺寸的關系輸出電壓與尺寸的關系W/L5and6!Q (Volts)W/L2and4 = 1.5m/0.25 mW/L1and3 = 0.5m/0.25 mW/L5and6 3TJU. ASIC Center-Arnold Shi尺寸問題尺寸問題輸出電壓依賴于器