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文檔簡介

1、獨立上機作業(yè) 切忌互相引用EDA實驗模板示例SA08225xxx 張三 右邊是八位全加器的的仿真波形圖，在圖中我們需要注意的是：1. 端口描述（包括端口名，類型，意義）a, b : IN STD_LOGIC_VECTOR(7 downto 0);-操作數(shù)clk : IN STD_LOGIC;-時鐘ci : IN STD_LOGIC; -最低位進位sign : IN STD_LOGIC;-有符號數(shù)無符號數(shù)標志位，0為無符號數(shù)，1為有符號數(shù)sign1 : IN STD_LOGIC;-加減法標志，0為加法，1為減法 y_out : OUT STD_LOGIC_VECTOR(7 downto 0);-

2、運算結(jié)果co_out: OUT STD_LOGIC;-最高位進位c : OUT STD_LOGIC ;-進位標志z : OUT STD_LOGIC ;-零標志v : OUT STD_LOGIC ;-溢出標志s : OUT STD_LOGIC);-符號位標志2. 仿真結(jié)果說明(包括端口當前值，結(jié)果運行解釋)a) 輸入信號a和b為加法器的兩個輸入，CLK為時鐘信號。b) A的值從1開始，每100ns加1. B的值從2開始，每100ns加1.c) 輸出的敏感信號為時鐘，在時鐘的上升沿將a和b的結(jié)果輸出到y(tǒng)-outd)i. 在50ns時，輸入為01和02,加法結(jié)果為 03ii. 在150ns時，輸入為02和03,加法結(jié)果為 05iii. 在250ns時，輸入為03和04，加法結(jié)果為07iv. 在350ns時，輸入為04和05，加法結(jié)果為07v. 在450ns時，輸入為05和06，加法結(jié)果為0B 模塊圖名稱八位全加器上機時間2008.12.5上機工作路徑E:EDA技術(shù)My designsadder8波形文件名srcWaveform2.awf上機電腦號自備電腦仿真環(huán)境Active_VHDL 3

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