八位十進(jìn)制數(shù)字頻率計(jì)基于eda課程設(shè)計(jì)

1、 目 錄目 錄01、EDA技術(shù)發(fā)展及介紹21.1 EDA技術(shù)的介紹21.2 EDA技術(shù)的發(fā)展21.3 EDA技術(shù)的發(fā)展趨勢(shì)32、總體方案設(shè)計(jì)42.1設(shè)計(jì)內(nèi)容42.2設(shè)計(jì)方案比較42.3方案論證52.4方案選擇53、單元模塊設(shè)計(jì)63.1分頻模塊6分頻模塊波形仿真圖6分頻模邏輯綜合圖6分頻模塊verilog源代碼73.2計(jì)數(shù)模塊8計(jì)數(shù)模塊功能仿真波形8計(jì)數(shù)模塊邏輯綜合圖9計(jì)數(shù)模塊verilog源代碼93.3鎖存模塊10鎖存模塊功能仿真波形10鎖存模塊邏輯綜合圖11鎖存模塊verilog源代碼113.4七段譯碼模塊12七段一碼模塊功能仿真波形12七段譯碼模塊邏輯綜合圖13七段一碼模塊代碼源程序133

2、.5數(shù)碼管顯示模塊14數(shù)碼管顯示模塊功能仿真波形圖15數(shù)碼管顯示模塊綜合圖15數(shù)碼管顯示模塊源代碼164、軟件實(shí)現(xiàn)174.1軟件實(shí)現(xiàn)方法17軟件實(shí)現(xiàn)步驟框圖174.2軟件設(shè)計(jì)18頂層模塊程序如下:18頂層模塊結(jié)構(gòu)圖195、系統(tǒng)仿真及調(diào)205.1頂層模塊仿真及調(diào)試206、總結(jié)216.1設(shè)計(jì)小結(jié)216.2設(shè)計(jì)收獲216.3設(shè)計(jì)改進(jìn)226.4 致謝227 、參考文獻(xiàn)221、EDA技術(shù)發(fā)展及介紹1.1 EDA技術(shù)的介紹EDA是Electronic Design Automation的縮寫，中文譯為電子設(shè)計(jì)自動(dòng)化，是現(xiàn)代電子設(shè)計(jì)技術(shù)的有力工具。迄今為止，EDA技術(shù)沒有精確的定義，我們可以這樣來認(rèn)識(shí)，ED

3、A技術(shù)就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。而EDA技術(shù)的發(fā)展又以計(jì)算機(jī)科學(xué)、微電子技術(shù)的發(fā)展為基礎(chǔ)，并且融合了應(yīng)用電子技術(shù)、智能技術(shù)以及計(jì)算機(jī)圖形學(xué)、拓?fù)鋵W(xué)、計(jì)算數(shù)學(xué)等眾多最新成果發(fā)展而來的。1.2 EDA技術(shù)的發(fā)展從20世紀(jì)70年代，人們就已經(jīng)開始基于計(jì)算機(jī)開發(fā)出一些軟件工具幫助設(shè)計(jì)者完成電路系統(tǒng)的設(shè)計(jì)任務(wù)，以替代傳統(tǒng)的手工設(shè)計(jì)的方法，隨著計(jì)算機(jī)軟件和硬件技術(shù)水平的提高，EDA技術(shù)也不斷進(jìn)步，大致經(jīng)歷了下面三個(gè)發(fā)展階段:（1）CAD階段：20世紀(jì)70年代至80年代初，由于電子技術(shù)軟件的功能較弱和個(gè)人計(jì)算

4、機(jī)的普及度不高，人們主要借助于計(jì)算機(jī)對(duì)所設(shè)計(jì)的電路的性能進(jìn)行模擬和預(yù)測(cè)；完成簡單的版圖繪制和PCB布局。這是EDA技術(shù)發(fā)展的早起階段。（2）CAE階段：20世紀(jì)80年代至90年代初，由于人們?cè)谠O(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成優(yōu)化方面取得了長足的進(jìn)步，使得集成電路規(guī)模逐漸擴(kuò)大，電子系統(tǒng)設(shè)計(jì)也逐步復(fù)雜，與CAD相比，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)、工程設(shè)計(jì)、原理圖輸入、邏輯仿真、電路分析、自動(dòng)布局布線、PCB后分析等功能。由此EDA進(jìn)入CAE階段。（3）EDA階段：20世紀(jì)90年代以來，由于微電子工藝的顯著發(fā)展，促進(jìn)了電子設(shè)計(jì)工具的不斷改善。尤其是進(jìn)入21世紀(jì)以后，EDA技術(shù)得到了更快的發(fā)展。使得EDA技

5、術(shù)廣泛應(yīng)用于各個(gè)領(lǐng)域，IP核的SoC設(shè)計(jì)技術(shù)日趨成熟、SoPC技術(shù)步入實(shí)用化階段、高速DSP實(shí)現(xiàn)成為了可能、復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證更加高效。 1.3 EDA技術(shù)的發(fā)展趨勢(shì)隨著人們對(duì)設(shè)備功能和成本要求的越來越苛刻，EDA技術(shù)也在不斷改進(jìn)，就目前而言，EDA技術(shù)有以下三個(gè)大的發(fā)展趨勢(shì)。（1） 高性能的EDA工具將得到進(jìn)一步發(fā)展隨著市場(chǎng)的需求增長，超大規(guī)模集成技術(shù)不斷提高，超深亞微米（VDSM）工藝已經(jīng)走向成熟；IC生產(chǎn)線的投資更為巨大，可編程邏輯器件開始進(jìn)入傳統(tǒng)的ASIC市場(chǎng)；電子系統(tǒng)成本降低，系統(tǒng)體積減小，設(shè)計(jì)效率提高，EDA工具盒IP核廣泛應(yīng)用；自動(dòng)化和智能化程度不斷提高，計(jì)算機(jī)硬件平臺(tái)性能

6、的不斷提高為SoC設(shè)計(jì)提供了物質(zhì)基礎(chǔ)。（2） EDA技術(shù)將促使ASIC和FPGA逐步走向融合隨著系統(tǒng)開發(fā)對(duì)EDA技術(shù)的目標(biāo)器件各種性能指標(biāo)要求的提高，ASIC和FPGA將更大程度地相互融合。這是因?yàn)殡m然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)、耗電省，膽設(shè)計(jì)復(fù)雜，并且有批量生產(chǎn)要求；可編程邏輯器件的開發(fā)費(fèi)用低廉，能現(xiàn)場(chǎng)編程，膽體積大、功耗大。因此，F(xiàn)PGA和ASIC正在走到一起，兩者之間正在誕生一種“雜交”產(chǎn)品，互相融合，取長補(bǔ)短，以滿足成本和上市速度的要求。例如，將可編程邏輯器件嵌入到標(biāo)準(zhǔn)單元。（3）EDA技術(shù)的應(yīng)用領(lǐng)域?qū)⒃絹碓綇V泛從目前的EDA技術(shù)來看，其特點(diǎn)就是使用普及、應(yīng)用廣泛、工具多樣、軟

7、件功能強(qiáng)大。在ASIC和PLD器件方面，向高速度、高密度、低功耗、低電壓方向發(fā)展。EDA技術(shù)發(fā)展迅速，可以用日新月異來描述。EDA技術(shù)的廣泛應(yīng)用，現(xiàn)已涉及各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具不斷趨于完善。然而，目前人們對(duì)更低成本、更低功耗的無止境追求和越來越短的產(chǎn)品上市壓力為當(dāng)代EDA工具和設(shè)計(jì)方法帶來了不少新的挑戰(zhàn)與機(jī)會(huì)。例如，如何在工藝上防止模擬電路與數(shù)字電路之間的干擾；現(xiàn)有的大部份EDA工具最多只能處理百萬門級(jí)設(shè)計(jì)規(guī)模，隨著IC設(shè)計(jì)向千萬門級(jí)以上規(guī)模發(fā)展，現(xiàn)有EDA工具和方法必須進(jìn)行升級(jí)。 2、總體方案設(shè)計(jì)2.1設(shè)計(jì)內(nèi)容要求設(shè)計(jì)一個(gè)八位十進(jìn)制頻率計(jì)，該頻率計(jì)的測(cè)頻范圍為0到999999

8、99HZ，測(cè)頻的原理采用直接測(cè)頻法，利用計(jì)數(shù)器在單位時(shí)間（通常是1s）內(nèi)對(duì)被測(cè)得脈沖進(jìn)行計(jì)數(shù)，計(jì)數(shù)的結(jié)果就是被測(cè)脈沖的頻率，直接測(cè)頻法的好處是可以通過改變門控信號(hào)的周期，從而提高測(cè)量的精度和頻率的測(cè)量范圍。計(jì)數(shù)的結(jié)果通過鎖存器來鎖存并通過譯碼電路譯碼，然后用七段數(shù)碼管對(duì)被測(cè)頻率值進(jìn)行動(dòng)態(tài)顯示。2.2設(shè)計(jì)方案比較方案一：基于單片機(jī)實(shí)現(xiàn)八位十進(jìn)制頻率計(jì)字功能利用AT89C51的內(nèi)部定時(shí)計(jì)數(shù)器來對(duì)外部輸入信號(hào)進(jìn)行計(jì)數(shù)，從而達(dá)到測(cè)頻的目的，這種方案，結(jié)構(gòu)簡單容易掌握，各部分電路實(shí)現(xiàn)起來都非常容易。其原理框圖如圖2-1所示：AT89C51 鎖存器譯碼顯示電源供電電路時(shí)鐘電路被測(cè)信號(hào) 圖2-1單片原理實(shí)現(xiàn)

9、框圖方案二：基于CPLD技術(shù)實(shí)現(xiàn)八位十進(jìn)制頻率計(jì)通過Verilog HDL硬件描述語言編寫代碼的方式來實(shí)現(xiàn)八位十進(jìn)制頻率計(jì)數(shù)器功能。其框圖如圖2-2：CPLD芯片分頻器八位十進(jìn)制計(jì)數(shù)器鎖存器 譯碼器動(dòng)態(tài)顯示電路系統(tǒng)時(shí)鐘電源電路下載電路七段數(shù)碼管圖2-2基于CPLD實(shí)現(xiàn)頻率測(cè)量的框圖2.3方案論證（1）方案一：使用單片機(jī)設(shè)計(jì)成的系統(tǒng)外圍電路相對(duì)較少，硬件搭建相對(duì)容易。51單片機(jī)的價(jià)格低廉，性能可靠。但是，單片機(jī)的管腳十分有限，計(jì)算速度相對(duì)CPLD慢，內(nèi)部數(shù)據(jù)存儲(chǔ)器為字節(jié)存儲(chǔ)，難以滿足八位十進(jìn)制計(jì)數(shù)器的存儲(chǔ)需要。（2）方案二：采用CPLD來設(shè)計(jì)八位十進(jìn)制計(jì)數(shù)器，測(cè)量精度高，運(yùn)行速度快，采用veri

10、log語言模塊化編程，大大縮減了外圍的硬件電路，節(jié)約了硬件資源，而且方便進(jìn)行軟件調(diào)試。2.4方案選擇由于本次課程設(shè)計(jì)題目為八位十進(jìn)制頻率計(jì)，要求可測(cè)的頻率范圍為0到100MHZ，所以運(yùn)算速度快、精度高、性能可靠、可將外圍器件通過編程來代替的CPLD芯片更符合要求。綜合比較結(jié)合各方面的優(yōu)劣勢(shì)，并參考本次課程設(shè)計(jì)要求，我選擇了基于CPLD器件來實(shí)現(xiàn)八位十進(jìn)制頻率計(jì)的設(shè)計(jì)方案。3、單元模塊設(shè)計(jì)本設(shè)計(jì)由復(fù)雜可編程邏輯器件(CPLD）作為控制芯片，通過Vreilog HDL硬件描述語言設(shè)計(jì)，運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化的設(shè)計(jì)。總體設(shè)計(jì)方案為由晶振電路提供時(shí)鐘信號(hào)。然后對(duì)系統(tǒng)時(shí)鐘分頻產(chǎn)

11、生控制信號(hào)如秒脈沖tgate，鎖存信號(hào)ale，譯碼控制信號(hào)的dclk和顯示使能信號(hào)d_en,位選信號(hào)lclk。在控制信號(hào)作用下，被測(cè)脈沖mclk通過八位十進(jìn)制bcd加法計(jì)數(shù)器計(jì)數(shù)，計(jì)數(shù)值通過鎖存器鎖存，然后經(jīng)過七段顯示譯碼器譯碼后用數(shù)碼管實(shí)現(xiàn)動(dòng)態(tài)顯示。下面介紹主要模塊的功能及作用。3.1分頻模塊在分頻模塊中，系統(tǒng)時(shí)鐘s_clk設(shè)定為2ms，經(jīng)過1000分頻后便可以產(chǎn)生周期為2s的閘門信號(hào)tgate，鎖存信號(hào)ale，譯碼信號(hào)dclk，顯示使能信號(hào)d_en，同時(shí)對(duì)系統(tǒng)時(shí)鐘經(jīng)過60分頻便可以得到周期為125ms的位選切換信號(hào)。分頻模塊波形仿真圖 圖3-1-1分頻模塊功能仿真圖分頻模邏輯綜合圖 圖3-

12、1-2分頻模塊邏輯綜合圖分頻模塊verilog源代碼module div(tgate,s_clk,ale,dclk,d_en,lclk,);input s_clk;output tgate,ale,dclk,d_en,lclk;reg tgate,ale,dclk,lclk,d_en;integer i,j;always (posedge s_clk)beginif(i=499)begin tgate=tgate;ale=ale;dclk=dclk;d_en=d_en;i=0;endelse i=i+1;endalways (posedge s_clk)if(j=30)begin lclk=l

13、clk;j=0;endelse j=j+1;endendmodule3.2計(jì)數(shù)模塊該計(jì)數(shù)模塊為十位八進(jìn)制bcd加法計(jì)數(shù)器，clrn為清零信號(hào)，高電平有效，q為計(jì)數(shù)值，tgate為高電平為1s的門控信號(hào)，仿真中設(shè)定被測(cè)脈沖周期為40ms，對(duì)其在1s鐘內(nèi)進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果q值顯示為25。符合理論計(jì)算結(jié)果。計(jì)數(shù)模塊功能仿真波形圖3-2-1計(jì)數(shù)模塊功能仿真圖3.2.2計(jì)數(shù)模塊邏輯綜合圖圖3-2-2分頻模塊邏輯綜合圖計(jì)數(shù)模塊verilog源代碼module counter(clrn,mclk,q,tgate,cunt);input clrn,mclk,tgate;output 15:0q,cunt;re

14、g 15:0q;always (posedge mclk ) beginif(!clrn) q15:0=0;else if(tgate)beginif(q15:0=16'H9999) q15:0=0;else if(q11:0=12'H999) q15:0=q15:0+12'H667;else if(q 7:0= 8'H99) q15:0=q15:0+8'H67;else if(q 3:0= 4'H9) q15:0=q15:0+4'H7; /十六進(jìn)制轉(zhuǎn)換為十進(jìn)制。else q15:0=q15:0+1; endelseq=0;endassi

15、gn cunt=q;endmodule3.3鎖存模塊在鎖存模塊locker中，采用ale信號(hào)的下降沿對(duì)計(jì)數(shù)模塊的計(jì)數(shù)結(jié)果進(jìn)行鎖存，鎖存時(shí)間由ale的周期確定，在仿真中將輸入值din設(shè)定為隨機(jī)值，ale設(shè)定為周期為2s的方波，qout為鎖存結(jié)果輸出端，輸出端結(jié)果在ale下降沿到來時(shí)刻改變，其余時(shí)刻保持為鎖存狀態(tài)。鎖存模塊功能仿真波形圖3-3-1計(jì)數(shù)模塊功能仿真圖鎖存模塊邏輯綜合圖圖3-3-2計(jì)數(shù)模塊功能仿真圖鎖存模塊verilog源代碼module locker(ale,din,qout,qou);input ale;/鎖存脈沖，下降沿有效。input31:0 din; /鎖存值輸入。outpu

16、t31:0 qout;/鎖存值。output31:0 qou;reg31:0 qout;reg31:0 qou;always (negedge ale)beginif(!ale)beginqout=din;qou=qout;endelse qout=qout;qou=qout;endendmodule3.4七段譯碼模塊 七段譯碼模塊，譯碼脈沖來自dclk，上升沿由效，上升沿到來時(shí)，便根據(jù)輸入的4位bcd碼，輸出相應(yīng)的七段顯示碼，比如輸入的為0001（十進(jìn)制數(shù)1），在dclk下降沿到來時(shí)dout輸出七段碼11111001（即數(shù)碼管顯示1）。3.4.1七段一碼模塊功能仿真波形圖3-4-4計(jì)數(shù)模塊功

17、能仿真圖七段譯碼模塊邏輯綜合圖圖3-4-2計(jì)數(shù)模塊功能仿真圖3.4.3七段一碼模塊代碼源程序module decord(din,dout,dclk); input3:0 din; input dclk;output7:0 dout;reg7:0 dout;always (posedge dclk)case(din) 4'b0000:begin dout=8'b1100_0000;end4'b0001:begin dout=8'b1111_1001;end4'b0010:begin dout=8'b1010_0100;end4'b0011:

18、begin dout=8'b1011_0000;end4'b0100:begin dout=8'b1001_1001;end4'b0101:begin dout=8'b1001_0010;end4'b0110:begin dout=8'b1000_0010;end4'b0111:begin dout=8'b1111_1000;end4'b1000:begin dout=8'b1000_0000;end4'b1001:begin dout=8'b1001_1000;end4'b1010

19、:begin dout=8'b1000_1000;end4'b1011:begin dout=8'b1000_0011;end4'b1100:begin dout=8'b1100_0110;end4'b1101:begin dout=8'b1010_0001;end4'b1110:begin dout=8'b1000_0110;end4'b1111:begin dout=8'b1000_1110;end endcaseendmodule3.5數(shù)碼管顯示模塊該模塊將譯碼模塊譯碼結(jié)果作為輸入送到輸入端ledin

20、，然后再使能信號(hào)d_en（周期為2s）高電平有效，在d_en有效的情況下依次將輸入值送到輸出端口ledout，并改變位選輸出值switch，從而實(shí)現(xiàn)數(shù)碼管的動(dòng)態(tài)顯示，比如ledin輸入值設(shè)定為隨機(jī)值8h904FDEF528BC8898，在d_en有效，并且lclk的第一個(gè)上升沿到來時(shí)，把98h送到ledout，并將switch賦值為FE，從而使第一個(gè)數(shù)碼管顯示98h 所代表的段碼值，第二個(gè)上升沿到來時(shí)把88h送到ledout，switch賦值為FD，從而使第二個(gè)數(shù)碼管顯示88h所代表的段碼值，依次類推，便可以對(duì)八個(gè)數(shù)碼管進(jìn)行動(dòng)態(tài)顯示了。數(shù)碼管顯示模塊功能仿真波形圖圖3-5-1顯示模塊功能仿真圖

21、數(shù)碼管顯示模塊綜合圖圖3-5-2顯示模塊邏輯綜合圖數(shù)碼管顯示模塊源代碼module display(ledin,ledout,lclk,switch,d_en);input lclk,d_en;input63:0 ledin;output7:0 ledout,switch;reg7:0 ledout,switch;integer num1,num2;always (posedge lclk)if(d_en)case (num1)0:begin num1<=1;switch=8'hfe;end1:begin num1<=2;switch=8'hfd;end2:begi

22、n num1<=3;switch=8'hfb;end3:begin num1<=4;switch=8'hf7;end4:begin num1<=5;switch=8'hef;end5:begin num1<=6;switch=8'hdf;end6:begin num1<=7;switch=8'hbf;end 7:begin num1<=0;switch=8'h7f;endendcaseelse begin switch=0;endalways (switch)case(switch)8'h00:ledo

23、ut=0;8'hfe:ledout=ledin7:0;8'hfd:ledout=ledin15:8;8'hfb:ledout=ledin23:16;8'hf7:ledout=ledin31:24;8'hef:ledout=ledin39:32;8'hdf:ledout=ledin47:40;8'hbf:ledout=ledin55:48;8'h7f:ledout=ledin63:56;endcaseendmodule4、軟件實(shí)現(xiàn)4.1軟件實(shí)現(xiàn)方法采用quartus 2軟件進(jìn)行設(shè)計(jì)，使用verilog語言進(jìn)行模塊化編程，自上而下按功

24、能模塊分層實(shí)現(xiàn)各個(gè)模塊的功能，在頂層模塊中調(diào)用子模塊，從而實(shí)現(xiàn)系統(tǒng)的整體功能。 軟件實(shí)現(xiàn)步驟框圖設(shè)計(jì)輸入編譯，鏈接仿真與定時(shí)分析編程在線調(diào)試修改設(shè)計(jì)圖4-1-1軟件實(shí)現(xiàn)步驟框圖4.2軟件設(shè)計(jì) 頂層模塊程序如下:module mainton(mclk,ledout,switch,qou,s_clk,clrn,tgate0);input mclk,s_clk,clrn;output7:0 ledout,switch;output tgate0;wire7:0 p0,p1,p2,p3,p4,p5,p6,p7;output31:0 qou;wire31:0 q;wire31:0 qout;wire a

25、le,dclk,tgate,d_en,lclk;div d(.tgate(tgate),.s_clk(s_clk),.ale(ale),.dclk(dclk),.d_en(d_en),.lclk(lclk),.tgate0(tgate0);counter c(.clrn(clrn),.mclk(mclk),.tgate(tgate),.q(q),.cunt(cunt);locker lck(.ale(ale),.din(q),.qout(qout),.qou(qou);decord d0(.din(qout3:0),.dout(p0),.dclk(dclk);decord d1(.din(qo

26、ut7:0),.dout(p1),.dclk(dclk);decord d2(.din(qout11:8),.dout(p2),.dclk(dclk);decord d3(.din(qout15:12),.dout(p3),.dclk(dclk);decord d4(.din(qout19:16),.dout(p4),.dclk(dclk);decord d5(.din(qout23:20),.dout(p5),.dclk(dclk);decord d6(.din(qout27:24),.dout(p6),.dclk(dclk);decord d7(.din(qout31:28),.dout(

27、p7),.dclk(dclk);display t(.ledin(p0,p1,p2,p3,p4,p5,p6,p7),.ledout(ledout),.lclk(lclk),.switch(switch),.d_en(d_en);endmodule 頂層模塊結(jié)構(gòu)圖圖4-2-2頂層顯示模塊邏輯綜合圖5、系統(tǒng)仿真及調(diào)5.1頂層模塊仿真及調(diào)試通過QuartusII軟件，我們對(duì)頂層模塊進(jìn)行了仿真，其仿真波形如圖5-1-1所示。圖5-1-1頂層模塊波形仿真圖由設(shè)計(jì)要求可知，由通過數(shù)碼管進(jìn)行動(dòng)態(tài)顯示。波形仿真圖中的switch代表位選信號(hào)，即選中哪一個(gè)數(shù)碼管亮，ledout代表顯示的七段碼，即數(shù)碼管顯示的什

28、么內(nèi)容，比如在switch為0xfe時(shí)選中第一個(gè)數(shù)碼管，并將顯示碼11000000（代表顯示0）通過ledout送給第一個(gè)數(shù)碼管顯示。由波形圖分析可知，數(shù)碼管最終顯示的內(nèi)容為00001000，與理論頻率值一致。在程序的調(diào)試過程中，我發(fā)現(xiàn)了自己存在很多問題，也收獲了不少的知識(shí)，主要有以下幾點(diǎn)：（1）由于先前對(duì)硬件描述語言代碼的編寫不夠熟悉，所以在使用過程中經(jīng)常編譯報(bào)錯(cuò)；經(jīng)查找資料、和同學(xué)討論、詢問老師后了解到了錯(cuò)誤的原因。（2）在設(shè)置頂層文件和建立工程時(shí)，必須要設(shè)置好相關(guān)的配置。并且選擇合適的芯片，還要設(shè)置好END TIME和GRID SIZE參數(shù)，更要注意仿真的文件設(shè)置成頂層文件和時(shí)鐘設(shè)置等等

29、。（3在程序調(diào)試過程中，由于不規(guī)范的編寫，總是編譯失敗。經(jīng)逐條語句分析調(diào)試后發(fā)現(xiàn)往往只是其中一個(gè)數(shù)據(jù)的類型設(shè)置錯(cuò)誤，修改以后解決了該錯(cuò)誤，并對(duì)程序編寫有了更深刻的認(rèn)識(shí)和理解。（4在波形文件仿真中，時(shí)鐘和輸入設(shè)置等信號(hào)一般不要設(shè)置成特殊的情況，有可能造成看不到正確的仿真波形和時(shí)序圖。在仿真狀態(tài)寄存器的波形圖時(shí)就出現(xiàn)了看不到正確時(shí)序圖的情況，經(jīng)分析查找后發(fā)現(xiàn)是由于時(shí)鐘和輸入設(shè)置成了特殊情況，并沒有仿真出所有可能發(fā)生的情況。 （5）用硬件描述語言的方法和畫原理圖的方法都可實(shí)現(xiàn)同樣邏輯功能的電路出來，但是二者各有優(yōu)缺點(diǎn)。原理圖直觀明了，但畫復(fù)雜的電路不易實(shí)現(xiàn)。用硬件語言描述復(fù)雜的邏輯功能電路則比較易于實(shí)現(xiàn)，但是不如原理圖直觀，編寫時(shí)容易出現(xiàn)邏輯混亂的情況。6、總結(jié)6.1設(shè)計(jì)小結(jié)本次設(shè)計(jì)中，我們成功完成本系統(tǒng)設(shè)計(jì)所要求的八位十進(jìn)制頻率計(jì)的測(cè)頻功能。在設(shè)計(jì)開始前我們就系統(tǒng)整體框架和各個(gè)模塊功能進(jìn)行了詳細(xì)的分析和設(shè)計(jì)準(zhǔn)備工作，設(shè)計(jì)過