組合邏輯電路器件

1、上一章介紹了組合邏輯電路的分析與設(shè)計方法。隨著微電子技術(shù)的發(fā)展，現(xiàn)在許多常用的組合邏輯電路都有現(xiàn)成的集成模塊，不需要我們用門電路設(shè)計。本章將介紹編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等常用組合邏輯集成器件，重點分析這些器件的邏輯功能、實現(xiàn)原理及應(yīng)用方法。4.1 編碼器一編碼器的基本概念及工作原理編碼將字母、數(shù)字、符號等信息編成一組二進制代碼。例：鍵控8421BCD碼編碼器。左端的十個按鍵S0S9代表輸入的十個十進制數(shù)符號09，輸入為低電平有效，即某一按鍵按下，對應(yīng)的輸入信號為0。輸出對應(yīng)的8421碼，為4位碼，所以有4個輸出端A、B、C、D。圖4.1.1 鍵控8421BCD碼編碼器由真

2、值表寫出各輸出的邏輯表達式為：表 鍵控8421BCD碼編碼器真值表輸 入輸 出S9 S8S7S6S5S4 S3S2 S1 S0ABCDGS1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 10 0 0 0 00 0 0 0 10 0

3、0 1 10 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 1畫出邏輯圖，如圖所示。其中GS為控制使能標(biāo)志，當(dāng)按下S0S9任意一個鍵時，GS=1，表示有信號輸入；當(dāng)S0S9均沒按下時，GS=0，表示沒有信號輸入，此時的輸出代碼0000為無效代碼。二二進制編碼器 用n位二進制代碼對2n個信號進行編碼的電路稱為二進制編碼器。 3位二進制編碼器有8個輸入端3個輸出端，所以常稱為8線3線編碼器，其功能真值表見表，輸入為高電平有效。表 編碼器真值表輸 入輸 出I0I1I2I3 I4I5 I6 I7A2A1A01

4、0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1由真值表寫出各輸出的邏輯表達式為：用門電路實現(xiàn)邏輯電路。圖4.1.2 3位二進制編碼器三優(yōu)先編碼器優(yōu)先編碼器允許同時輸入兩個以上的編碼信號，編碼器給所有的輸入信號規(guī)定了優(yōu)先順序，當(dāng)多個輸入信號同時出現(xiàn)時，只對其中優(yōu)先級最高的一個進行編碼。74148是一種常用的8線-3線優(yōu)先編碼器。其

5、功能如表 所示，其中I0I7為編碼輸入端，低電平有效。A0A2為編碼輸出端，也為低電平有效，即反碼輸出。其他功能：（1）EI為使能輸入端，低電平有效。（2）優(yōu)先順序為I7I0，即I7的優(yōu)先級最高，然后是I6、I5、I0。（3）GS為編碼器的工作標(biāo)志，低電平有效。（4）EO為使能輸出端，高電平有效。表 74148優(yōu)先編碼器真值表輸 入輸 出EII0I1I2I3 I4I5 I6 I7A2A1A0GSEO1 ××××××××0 1 1 1 1 1 1 1 10 ×××××

6、×× 00 ×××××× 0 10 ××××× 0 1 10 ×××× 0 1 1 10 ××× 0 1 1 1 10 ×× 0 1 1 1 1 10 × 0 1 1 1 1 1 10 0 1 1 1 1 1 1 11 1 1 1 11 1 1 1 00 0 0 0 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 11 0 1 0 11 1 0

7、 0 11 1 1 0 1 其邏輯圖如圖所示。圖4.1.3 74148優(yōu)先編碼器的邏輯圖 四編碼器的應(yīng)用 1編碼器的擴展集成編碼器的輸入輸出端的數(shù)目都是一定的，利用編碼器的輸入使能端EI、輸出使能端EO和優(yōu)先編碼工作標(biāo)志GS，可以擴展編碼器的輸入輸出端。圖所示為用兩片74148優(yōu)先編碼器串行擴展實現(xiàn)的16線4線優(yōu)先編碼器。圖4.1.4 串行擴展實現(xiàn)的16線4線優(yōu)先編碼器它共有16個編碼輸入端，用X0X15表示；有4個編碼輸出端，用Y0Y3表示。片1為低位片，其輸入端I0I7作為總輸入端X0X7；片2為高位片，其輸入端I0I7作為總輸入端X8X15。兩片的輸出端A0、A1、A2分別相與，作為總輸

8、出端Y0、Y1、Y2，片2的GS端作為總輸出端Y3。片1的輸出使能端EO作為電路總的輸出使能端；片2的輸入使能端EI作為電路總的輸入使能端，在本電路中接0，處于允許編碼狀態(tài)。片2的輸出使能端EO接片的輸入使能端EI，控制片1工作。兩片的工作標(biāo)志GS相與，作為總的工作標(biāo)志GS端。電路的工作原理為：當(dāng)片2的輸入端沒有信號輸入，即X8X15全為1時，GS2=1（即Y3=1），EO2=0（即EI1=0），片1處于允許編碼狀態(tài)。設(shè)此時X5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當(dāng)片2有信號輸入，EO2=1（即EI1=1），片1處于

9、禁止編碼狀態(tài)。設(shè)此時X12=0（即片2的I4=0），則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011。2組成8421BCD 編碼器圖所示是用74148和門電路組成的8421BCD編碼器，輸入仍為低電平有效，輸出為8421DCD碼。工作原理為： 當(dāng)I9、I8無輸入（即I9、I8均為高平）時，與非門G4的輸出Y3=0，同時使74148的EI=0，允許74148工作，74148對輸入I0I7進行編碼。如I5=0，則A2A1A0=010，經(jīng)門G1、G2、G3處理后，Y2Y1Y0=101，所以總輸出Y3Y2Y1Y0=0101。這正好

10、是5的842lBCD碼。當(dāng)I9或I8有輸入（低電平）時，與非門G4的輸出Y3=1，同時使74148的EI=1，禁止74148工作，使A2A1A0=111。如果此時I9=0，總輸出Y3Y2Y1Y0=1001。如果I8=0，總輸出Y3Y2Y1Y0=1000。正好是9和8的842lBCD碼。圖 74148組成8421BCD編碼器4.2 譯碼器一譯碼器的基本概念及工作原理譯碼器將輸入代碼轉(zhuǎn)換成特定的輸出信號。假設(shè)譯碼器有n個輸入信號和N個輸出信號，如果N=2n ，就稱為全譯碼器，常見的全譯碼器有2線4線譯碼器、3線8線譯碼器、4線16線譯碼器等。如果N2n ，稱為部分譯碼器，如二一十進制譯碼器（也稱作

11、4線10線譯碼器）等。下面以2線4線譯碼器為例說明譯碼器的工作原理和電路結(jié)構(gòu)。2線4線譯碼器的功能如表所示。表 2線4線譯碼器功能表輸 入輸 出EIABY0Y1Y2Y31 ××0 0 00 0 10 1 00 1 11 1 1 10 1 1 11 0 1 11 1 0 11 1 1 0由表可寫出各輸出函數(shù)表達式：用門電路實現(xiàn)2線4線譯碼器的邏輯電路如圖所示。圖 2線4線譯碼器邏輯圖二集成譯碼器1.二進制譯碼器7413874138是一種典型的二進制譯碼器，其邏輯圖和引腳圖如圖所示。它有3個輸入端A2、A1、A0，8個輸出端Y0Y7，所以常稱為3線8線譯碼器，屬于全譯碼器。輸出

12、為低電平有效，G1、G2A和G2B為使能輸入端。圖4.2.2 74138集成譯碼器邏輯圖表4.2.2 3線8線譯碼器74138功能表輸 入輸 出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1××× 1 0××1 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0×××××××××0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1

13、1 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 02.8421BCD譯碼器7442（自學(xué)）三譯碼器的應(yīng)用 1譯碼器的擴展利用譯碼器的使能端可以方便地擴展譯碼器的容量。圖所示是將兩片74138擴展為4線16線譯碼器。其工作原理為：當(dāng)E1時，兩個譯碼器都禁止工作，輸出全1；當(dāng)E0時，譯碼器工作。這時，如果A3=0，高位片禁止，低位片工作，輸出Y0Y7由

14、輸入二進制代碼A2AlA0決定；如果A3=1，低位片禁止，高位片工作，輸出Y8Y15由輸入二進制代碼A2AlA0決定。從而實現(xiàn)了4線16線譯碼器功能。圖4.2.4 兩片74138擴展為4線16線譯碼器2實現(xiàn)組合邏輯電路 由于譯碼器的每個輸出端分別與一個最小項相對應(yīng)，因此輔以適當(dāng)?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。例試用譯碼器和門電路實現(xiàn)邏輯函數(shù)解：（1）將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非與非形式。=m3+m5+m6+m7 =（2）該函數(shù)有三個變量，所以選用3線8線譯碼器74138。用一片74138加一個與非門就可實現(xiàn)邏輯函數(shù)L，邏輯圖如圖4.2.5所示。例某組合邏輯電路的真值表如表4.

15、2.4所示，試用譯碼器和門電路設(shè)計該邏輯電路。解：（1）寫出各輸出的最小項表達式，再轉(zhuǎn)換成與非與非形式。 （2）選用3線8線譯碼器74138。設(shè)A=A2、B=A1、C=A0。將L、F、G的邏輯表達式與74138的輸出表達式相比較，有：用一片74138加三個與非門就可實現(xiàn)該組合邏輯電路，邏輯圖如圖4.2.6所示。表4.2.4例4.2.2 的真值表輸 入輸 出ABCLFG0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 11 0 01 0 10 1 01 0 10 1 00 1 11 0 0可見，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。3構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分

16、配器將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。它的作用與圖4.2.7所示的單刀多擲開關(guān)相似。由于譯碼器和數(shù)據(jù)分配器的功能非常接近，所以譯碼器一個很重要的應(yīng)用就是構(gòu)成數(shù)據(jù)分配器。也正因為如此，市場上沒有集成數(shù)據(jù)分配器產(chǎn)品，只有集成譯碼器產(chǎn)品。當(dāng)需要數(shù)據(jù)分配器時，可以用譯碼器改接。 例 用譯碼器設(shè)計一個“1線-8線”數(shù)據(jù)分配器。表4.2.5 數(shù)據(jù)分配器功能表地址選擇信號輸出A2A1A00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7 圖4.2.8 用譯碼器構(gòu)成數(shù)據(jù)分配器四數(shù)字顯示譯碼

17、器在數(shù)字系統(tǒng)中，常常需要將數(shù)字、字母、符號等直觀地顯示出來，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號的器件稱為數(shù)字顯示器。在數(shù)字電路中，數(shù)字量都是以一定的代碼形式出現(xiàn)的，所以這些數(shù)字量要先經(jīng)過譯碼，才能送到數(shù)字顯示器去顯示。這種能把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為數(shù)字顯示譯碼器。常用的數(shù)字顯示器有多種類型。按顯示方式分，有字型重疊式、點陣式、分段式等。按發(fā)光物質(zhì)分，有半導(dǎo)體顯示器，又稱發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。目前應(yīng)用最廣泛的是由發(fā)光二極管構(gòu)成的七段數(shù)字顯示器。 1七段數(shù)字顯示器原理七段數(shù)字顯示器就是將七個發(fā)光二極管

18、（加小數(shù)點為八個）按一定的方式排列起來，七段a、b、c、d、e、f、g（小數(shù)點DP）各對應(yīng)一個發(fā)光二極管，利用不同發(fā)光段的組合，顯示不同的阿拉伯?dāng)?shù)字。圖4.2.9 七段數(shù)字顯示器及發(fā)光段組合圖 （a）顯示器 （b）段組合圖按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種。圖4.2.10 半導(dǎo)體數(shù)字顯示器的內(nèi)部接法 （a）共陽極接法 （b）共陰極接法半導(dǎo)體顯示器的優(yōu)點是工作電壓較低（1.53V）、體積小、壽命長、亮度高、響應(yīng)速度快、工作可靠性高。缺點是工作電流大，每個字段的工作電流約為10mA左右。2七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器

19、，它的功能是將輸入的4位二進制代碼轉(zhuǎn)換成顯示器所需要的七個段信號ag。表4.2.6為它的邏輯功能表。 ag為譯碼輸出端。另外，它還有3個控制端：試燈輸入端LT、滅零輸入端RBI、特殊控制端BI/RBO。其功能為： （1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l15的二進制碼（00011111）進行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。 （2）滅零。當(dāng)輸入RBI =0，而輸入為0的二進制碼0000時，則譯碼器的ag輸出全0，使顯示器全滅；只有當(dāng)RBI =1時，才產(chǎn)生0的七段顯示碼。所以RBI稱為滅零輸入端。 （3）試燈。當(dāng)LT=0時，無論輸入怎樣，ag輸出全1，數(shù)碼管七段全亮。由此可

20、以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端。 （4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。 作輸入使用時，如果BI=0時，不管其他輸入端為何值，ag均輸出0，顯示器全滅，。因此BI稱為滅燈輸入端。 作輸出端使用時，受控于RBI。當(dāng)RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。將BI/RBO和RBI配合使用，可以實現(xiàn)多位數(shù)顯示時的“無效0消隱”功能。在多位十進制數(shù)碼顯示時，整數(shù)前和小數(shù)后的0是無意義的，稱為“無效0”。 在圖4.2.12所示的多位數(shù)碼顯示系統(tǒng)中，就可將無效0滅掉。從圖中可見，由于整

21、數(shù)部分7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均接受高位的RBO輸出信號。所以整數(shù)部分只有在高位是0，而且被熄滅時，低位才有滅零輸入信號。同理，小數(shù)部分除最高位的RBI接1、最低位的RBI接0外，其余各位均接受低位的RBO輸出信號。所以小數(shù)部分只有在低位是0、而且被熄滅時，高位才有滅零輸入信號。從而實現(xiàn)了多位十進制數(shù)碼顯示器的“無效0消隱”功能。表4.2.6七段顯示譯碼器7448的邏輯功能表功能（輸入）輸入輸入/輸出輸出顯示字形LTRBIA3A2A1A0BI/RBOabcdefg0123456789101112131415滅燈滅零試燈1 11 ×1 

22、15;1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×××1 00 ×0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1××××0 0 0 0××××111

23、11111111111110011 1 1 1 1 1 0 0 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 1 0 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 1 1 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 1 0 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 14.3 數(shù)據(jù)選擇器 4.3.1 數(shù)據(jù)選擇器的基本概念及工作原理數(shù)據(jù)

24、選擇器根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。它的作用與圖4.3.1所示的單刀多擲開關(guān)相似。常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以4選1為例介紹數(shù)據(jù)選擇器的基本功能、工作原理及設(shè)計方法。四選一數(shù)據(jù)選擇器的功能如表所示。表 4選1數(shù)據(jù)選擇器功能表輸 入輸 出GA1A0D3D2D1D0Y1××××××000 0×××0×××1010 1×× 0××× 1×011 0×0 

25、5;××1 ××011 10×××1×××01根據(jù)功能表，可寫出輸出邏輯表達式由邏輯表達式畫出邏輯圖如圖4.3.2所示。圖4.3.2 4選1數(shù)據(jù)選擇器的邏輯圖二集成數(shù)據(jù)選擇器 74151是一種典型集成8選1數(shù)據(jù)選擇器，其邏輯圖和引腳圖如圖所示。它有8個數(shù)據(jù)輸入端D0D7，3個地址輸入端A2、A1、A0，2個互補的輸出端Y和，1個使能輸入端G，使能端G仍為低電平有效。74151的功能表如表4.3.2所示。三數(shù)據(jù)選擇器的應(yīng)用 1數(shù)據(jù)選擇器的通道擴展 作為一種集成器件，最大規(guī)模的數(shù)據(jù)選擇器是16選1。

26、如果需要更大規(guī)模的數(shù)據(jù)選擇器，可進行通道擴展。 用兩片74151和3個門電路組成的16選1的數(shù)據(jù)選擇器電路如圖所示。圖 用兩片74151組成的16選1數(shù)據(jù)選擇器的邏輯圖 2實現(xiàn)組合邏輯函數(shù) （1）當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。 例試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)解法1：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式=m3+m5+m6+m7將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將邏輯函數(shù)L的最小項表達式與74151的功能表相比較，顯然，L式中出現(xiàn)的最小項，對應(yīng)的數(shù)據(jù)輸入

27、端應(yīng)接1，L式中沒出現(xiàn)的最小項，對應(yīng)的數(shù)據(jù)輸入端應(yīng)接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。畫出連線圖如圖所示。解法2：作出邏輯函數(shù)L的真值表如表4.3.3所示。將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將真值表中L取值為1的最小項所對應(yīng)的數(shù)據(jù)輸入端接1，L取值為0的最小項，對應(yīng)的數(shù)據(jù)輸入端接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。畫出連線圖如圖所示。表4.3.3 L的真值表A B CL0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111

28、（2）當(dāng)邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時，不能用前述的簡單辦法。應(yīng)分離出多余的變量，把它們加到適當(dāng)?shù)臄?shù)據(jù)輸入端。例試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：由于函數(shù)L有三個輸入信號A、B、C，而4選1僅有兩個地址端A1和A0，所以選A、B接到地址輸入端，且A=A1，B=A0。將C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。畫出連線圖如圖所示。4.4 數(shù)值比較器 一數(shù)值比較器的基本概念及工作原理數(shù)值比較器對兩個位數(shù)相同的二進制整數(shù)進行數(shù)值比較并判定其大小關(guān)系。11位數(shù)值比較器1位數(shù)值比較器的功能是比較兩個1位二進制數(shù)A和B的大小，比較結(jié)果有三種情況，即：AB、AB、AB。其真值表如表所示。由真值表寫出

29、邏輯表達式：FAB =FAB =FAB =由以上邏輯表達式可畫出邏輯圖如圖所示。表4.4.1 1位數(shù)值比較器真值表輸 入輸出ABFABFABFAB0 00 11 0 1 1 0 0 10 1 01 0 00 0 1 2考慮低位比較結(jié)果的多位比較器1位數(shù)值比較器只能對兩個1位二進制數(shù)進行比較。而實用的比較器一般是多位的，而且考慮低位的比較結(jié)果。下面以2位為例討論這種數(shù)值比較器的結(jié)構(gòu)及工作原理。2位數(shù)值比較器的真值表如表所示。其中A1、B1、A0、B0為數(shù)值輸入端，IAB、IAB、IAB為級聯(lián)輸入端，是為了實現(xiàn)2位以上數(shù)碼比較時，輸入低位片比較結(jié)果而設(shè)置的。FAB、FAB 、FAB為本位片三種不同

30、比較結(jié)果輸出端。表4.4.2 2位數(shù)值比較器的真值表數(shù)值輸入級聯(lián)輸入輸 出A1B1A0B0IABIABIABFABFABFABA1B1A1B1A1B1A1B1A1B1A1B1A1B1××××A0B0A0B0A0B0A0B0A0B0××××××××××××1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 00 0 1由此可寫出如下邏輯表達式：FAB （A1B1）+（A1B1)(A0B0）+（A1B1)

31、(A0B0)IABFAB （A1B1+（A1B1）(A0B0+（A1B1）(A0B0)IABFAB （A1B1)(A0B0)IAB根據(jù)表達式畫出邏輯圖如圖所示。圖中用了兩個l位數(shù)值比較器，分別比較（A1、B1）和（A0、B0），并將比較結(jié)果作為中間變量，這樣邏輯關(guān)系比較明確。圖4.4.2 2位數(shù)值比較器邏輯圖 三集成數(shù)值比較器及其應(yīng)用 1集成數(shù)值比較器74857485是典型的集成4位二進制數(shù)比較器。其真值表如表所示，電路原理與圖所示的2位二進制數(shù)比較器完全一樣。2集成數(shù)值比較器的應(yīng)用 （1）單片應(yīng)用。 一片7485可以對兩個4位二進制數(shù)進行比較，此時級聯(lián)輸入端IAB 、IAB、IAB應(yīng)分別接0

32、、0、1。當(dāng)參與比較的二進制數(shù)少于4位時，高位多余輸入端可同時接0或1。 （2）數(shù)值比較器的位數(shù)擴展。（a）串聯(lián)擴展方式，如圖所示。 圖4.4.4 采用串聯(lián)方式組成的8位數(shù)值比較器 原則上講，按照上述級聯(lián)方式可以擴展成任何位數(shù)的二進制數(shù)比較器。但是，由于這種級聯(lián)方式中比較結(jié)果是逐級進位的，工作速度較慢。級聯(lián)芯片數(shù)越多，傳遞時間越長，工作速度越慢。因此，當(dāng)擴展位數(shù)較多時，常采用并聯(lián)方式。（b）并聯(lián)擴展方式。圖所示是采用并聯(lián)方式用5片7485組成的16位二進制數(shù)比較器。將16位按高低位次序分成4組，每組用1片7485進行比較，各組的比較是并行的。將每組的比較結(jié)果再經(jīng)1片7485進行比較后得出比較結(jié)

33、果。這樣總的傳遞時間為兩倍的7485的延遲時間。若用串聯(lián)方式，則需要4倍的7485的延遲時間。圖4.4.5 采用并聯(lián)方式組成的16位數(shù)值比較器4.5 加法器一加法器的基本概念及工作原理 1半加器半加器的真值表如表所示。表中的A和B分別表示被加數(shù)和加數(shù)輸入，S為本位和輸出，C為向相鄰高位的進位輸出。由真值表可直接寫出輸出邏輯函數(shù)表達式:可見，可用一個異或門和一個與門組成半加器，如圖所示。如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器。 表 半加器的真值表輸 入輸出被加數(shù)A 加數(shù) B和數(shù)S 進位數(shù)C0 00 11 01 10 01 01 00 1圖 與非門組

34、成的半加器 圖 半加器的符號 2全加器在多位數(shù)加法運算時，除最低位外，其他各位都需要考慮低位送來的進位。全加器就具有這種功能。全加器的真值表如表所示。表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci-1表示來自相鄰低位的進位輸入。Si為本位和輸出，Ci為向相鄰高位的進位輸出。表4.5.2全加器的真值表輸 入輸 出AiBiCI-1Si Ci 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 由真值表直接寫出Si和Ci的輸出邏輯函數(shù)表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：根據(jù)（）和（）式畫出全加器的邏輯電路如圖（a

35、）所示。圖（b）所示為全加器的代表符號。圖 全加器 （a）邏輯圖 （b）符號二 多位數(shù)加法器要進行多位數(shù)相加，最簡單的方法是將多個全加器進行級聯(lián)，稱為串行進位加法器。圖所示是4位串行進位加法器，從圖中可見，兩個4位相加數(shù)A3A2A1A0和B3B2B1B0的各位同時送到相應(yīng)全加器的輸入端，進位數(shù)串行傳送。全加器的個數(shù)等于相加數(shù)的位數(shù)。最低位全加器的Ci-1端應(yīng)接0。 圖 4位串行進位加法器 串行進位加法器的優(yōu)點是電路比較簡單，缺點是速度比較慢。因為進位信號是串行傳遞，圖中最后一位的進位輸出C3要經(jīng)過四位全加器傳遞之后才能形成。如果位數(shù)增加，傳輸延遲時間將更長，工作速度更慢。 為了提高速度，人們又

36、設(shè)計了一種多位數(shù)快速進位（又稱超前進位）的加法器。所謂快速進位，是指加法運算過程中，各級進位信號同時送到各位全加器的進位輸入端?，F(xiàn)在的集成加法器，大多采用這種方法。 三快速進位集成4位加法器7428374283是一種典型的快速進位的集成加法器。首先介紹快速進位的概念及實現(xiàn)快速進位的思路。重新寫出全加器Si和Ci的輸出邏輯表達式：（）（）考察進位信號Ci的表達式，可見：當(dāng)Ai=Bi=1時，AiBi=1，得Ci=1，即產(chǎn)生進位。所以定義Gi=AiBi，Gi稱為產(chǎn)生變量。當(dāng)，則AiBi=0，得Ci=Ci-1，即低位的進位信號能傳送到高位的進位輸出端。所以定義，Pi稱為傳輸變量。Gi和Pi都只與被加數(shù)

37、Ai和加數(shù)Bi有關(guān)，而與進位信號無關(guān)。將Gi和Pi代入式（）和式（），得： （） （）由式（）得各位進位信號的邏輯表達式如下： （a） （b） （c） （d）由式（）可以看出：各位的進位信號都只與Gi、Pi和C-1有關(guān)，而C-1是向最低位的進位信號，其值為0，所以各位的進位信號都只與被加數(shù)Ai和加數(shù)Bi有關(guān)，它們是可以并行產(chǎn)生的，從而可實現(xiàn)快速進位。根據(jù)以上思路構(gòu)成的快速進位的集成4位加法器74283的邏輯圖如圖所示。圖4.5.6 集成4位加法器74283 （a）邏輯圖 （b）引腳圖 四集成加法器的應(yīng)用 1加法器級聯(lián)實現(xiàn)多位二進制數(shù)加法運算一片74283只能進行4位二進制數(shù)的加法運算，將多片74283進行級聯(lián)，就可擴展加法運算的位數(shù)。用2片74283組成的8位二進制數(shù)加法電路如圖所示。2用74283實現(xiàn)余3碼到8421