基于FPGA和QuartusII設(shè)計(jì)的智能函數(shù)發(fā)生器畢業(yè)論文

1、1 / 26課程設(shè)計(jì)2 / 26題 目基于基于 FPGAFPGA 和和 QuartusQuartus IIII 設(shè)計(jì)的智能函數(shù)發(fā)生器設(shè)計(jì)的智能函數(shù)發(fā)生器所在院 (系)物理與電信工程學(xué)院基于基于 FPGAFPGA 和和 QuartusQuartus IIII 設(shè)計(jì)的智能函數(shù)發(fā)生器設(shè)計(jì)的智能函數(shù)發(fā)生器摘要信號(hào)發(fā)生器又稱信號(hào)源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。它能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波（含方波） 、正弦波等，在電路實(shí)驗(yàn)和設(shè)備檢測(cè)中具有十分廣泛的用途。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻） 、視頻信號(hào)或脈沖信號(hào)運(yùn)載出去

2、，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號(hào)發(fā)生器。本設(shè)計(jì)采用 FPGA 來設(shè)計(jì)制作多功能信號(hào)發(fā)生器。該信號(hào)發(fā)生器可以產(chǎn)生鋸齒波、三角波、方波等波形。關(guān)鍵詞信號(hào)發(fā)生器；VHDL；FPGA；三角波；方波；鋸齒波。3 / 26目錄目錄1.引言 12.FPGA 簡介 12.1 VHDL 和 VERILOG簡介 32.2 設(shè)計(jì)工具簡介 33.系統(tǒng)設(shè)計(jì) 33.1 VHDL 程序語言基本設(shè)計(jì)33.2波形發(fā)生器設(shè)計(jì)43.3 程序設(shè)計(jì)原理框圖44 系統(tǒng)的軟件設(shè)計(jì)與仿真 64.1 系統(tǒng)仿真時(shí)序圖64 /

3、264.2 RTL 仿真硬件圖75 總結(jié)體會(huì)與展望 8參考文獻(xiàn) 9附錄 A 設(shè)計(jì)原理圖 10附錄 B 系統(tǒng)仿真圖 11附錄 C 源程序清單 131 / 261.1.引言引言20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法。電子設(shè)計(jì)自動(dòng)化（EDA）工具給電子設(shè)計(jì)帶來了巨大的變革，特別是可編程邏輯器件和硬件描述語言的出現(xiàn)和發(fā)展，解決了用傳統(tǒng)的方法設(shè)計(jì)較大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員最得力的助手。隨著計(jì)算機(jī)和EDA技術(shù)的發(fā)展，基于FPGA的電子設(shè)計(jì)則是目前發(fā)展較為迅速的一個(gè)領(lǐng)域，而且廣泛應(yīng)用于計(jì)算機(jī)、通信等各個(gè)領(lǐng)域。因此，本文主要利用VHDL，設(shè)

4、計(jì)制作一個(gè)多功能波形發(fā)生器。采用傳統(tǒng)的模擬振蕩電路構(gòu)成的波形發(fā)生器產(chǎn)生的信號(hào)頻率精度低，不僅成本高，外圍電路復(fù)雜，易受外界干擾，而且調(diào)試?yán)щy，不便于調(diào)控，實(shí)現(xiàn)的性能指標(biāo)也不理想。對(duì)此采用具有良好性能的專用集成芯片就能達(dá)到本題的目的要求。但采用該方法所需的外圍電路模塊多且較為復(fù)雜，不利于控制和問題的檢查。而純單片機(jī)的方法雖便于控制但又難以達(dá)到題目的要求。 現(xiàn)如今是信息時(shí)代，人們對(duì)使用計(jì)算機(jī)獲取信息、處理信息的依賴性也越來越高。因此，利用FPGA采用DDS的方式來設(shè)計(jì)的波形發(fā)生器前景十分可觀。隨著電子技術(shù)的飛速發(fā)展,VHDL作為標(biāo)準(zhǔn)化的硬件描述語言獲得了廣泛的應(yīng)用。無論是采用傳統(tǒng)的模擬振蕩電路還是

5、專用的集成芯片所作的波形發(fā)生器已不能滿足需要。因此，對(duì)波形發(fā)生器的設(shè)計(jì)勢(shì)在必行。本文主要利用VHDL語言，設(shè)計(jì)制作一個(gè)多功能波形發(fā)生器，能實(shí)現(xiàn)多種波形的輸出與組合，并進(jìn)行仿真。2.2.FPGAFPGA 簡介簡介FPGA（FieldProgrammable Gate Array）即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。與傳統(tǒng)們陣列和掩?？删幊涕T陣列(MPGA)相比，F(xiàn)PGA 具有很多的優(yōu)點(diǎn)，傳統(tǒng)門陣列可以用來設(shè)計(jì)任何

6、電路，但是只能在工廠中一次性編程，而且還需要針對(duì)該電路的特定的掩模。FPGA 是標(biāo)準(zhǔn)通用器件。使用其代替 MPGA，可以將設(shè)計(jì)時(shí)間由幾個(gè)月縮短至幾小時(shí)，并且使設(shè)計(jì)更加簡單，從而減少了錯(cuò)誤修改和設(shè)計(jì)指標(biāo)變更的花費(fèi)。FPGA 器件在結(jié)構(gòu)上，由邏輯功能塊排列為陣列，它的結(jié)構(gòu)可以分為三個(gè)部分：可編程快CLB（Configurable Logic Blocks） 、可編程 I/O 模塊 IOB（Input Block）和可編程部連線PI（Programmable Interconnect） 。CLB 在器件中排列為陣列，周圍有環(huán)形部連線，IOB 分布在四周的管腳上。2 / 26FPGA 也存在缺點(diǎn)，F(xiàn)P

7、GA 中，每個(gè)可編程的點(diǎn)都有電阻和電容。電阻和電容的使用減慢了信號(hào)的傳輸速度，所以 FPGA 的速度比傳統(tǒng)門陣列要低，而且，F(xiàn)PGA 中互聯(lián)延遲是不可預(yù)測(cè)的。FPGA 的基本特點(diǎn)主要有： 一、采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 二、FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 三、FPGA 部有豐富的觸發(fā)器和 IO 引腳。 四、FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 五、FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 使用 FPGA 時(shí)，可以根據(jù)不同的配置模式

8、，采用不同的編程方式。加電時(shí)，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成白片，部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片F(xiàn)PGA；串行模式可以采用串行

9、 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。2.12.1 VHDL&VerilogVHDL&Verilog 簡介簡介VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）是一種用來描述數(shù)字系統(tǒng)行為和結(jié)構(gòu)的硬件描述語言，被廣泛的運(yùn)用于描述和仿真各種數(shù)字系統(tǒng)，小到幾個(gè)門，大到許多復(fù)雜集成電路相連的系統(tǒng)。VHDL 誕生于 1982 年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE（The Institute of El

10、ectrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（Library Based）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 FPGA 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。3 / 26Verilog

11、 也是一種流行的硬件描述語言，他是由工業(yè)界開發(fā)的，1984 年，Verilog 作為一種私用的硬件描述語言，由 Gateway Design Automation 公司給出，1988 年，Synopsis 公司為Verilog 開發(fā)了綜合工具。1995 年，Verilog 成為 IEEE 的一個(gè)標(biāo)準(zhǔn)。Verilog 適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。VHDL 的語法是基于 ADA 語言的，而 Verilog 的語法是基于 C 語言的。由于是基于 C 語言，所以它更容易掌握，但是 VHDL 語言在設(shè)計(jì)和描述大型系統(tǒng)時(shí)具有突出優(yōu)勢(shì)。目前兩種語言各占一半市場(chǎng)份額，兩種

12、語言都可以滿足數(shù)字系統(tǒng)設(shè)計(jì)者的需求。本設(shè)計(jì)中采用 VHDL 語言進(jìn)行設(shè)計(jì)。2.22.2 設(shè)計(jì)工具簡介設(shè)計(jì)工具簡介本次設(shè)計(jì)是基于 Altera 公司的 QuartusII 軟件。Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以與AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，嵌自有的綜合器以與仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 QuartusII 支持 Altera 的 IP 核，包含了 LPM/MegaFuction 宏功能模塊庫，使用它，可

13、以簡化設(shè)計(jì)的復(fù)雜性，加快設(shè)計(jì)速度。QuartusII 平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Internet 的協(xié)作設(shè)計(jì)。此外，QuartusII 通過和 DSP Builder 工具與 Matlab/SIMULINK 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件設(shè)計(jì)、可編程邏輯設(shè)計(jì)于一體，是一種綜性的開發(fā)平臺(tái)。3 3 系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)3.13.1 VHDLVHDL 程序語言基本設(shè)計(jì)程序語言基本設(shè)計(jì)一個(gè) VHDL 語言的設(shè)計(jì)程序描述的是一個(gè)電路單元，這個(gè)電路單元可以是一個(gè)門電路，或者是一個(gè)計(jì)數(shù)器，也可以是一個(gè)

14、CPU，一般情況下，一個(gè)完整的 VHDL 語言程序至少包括實(shí)體、結(jié)構(gòu)體和程序包三個(gè)部分。實(shí)體給出電路單元的外部輸入輸出接口信號(hào)和引用信息，結(jié)構(gòu)體給出了電路單元的部結(jié)構(gòu)和信號(hào)的行為特點(diǎn)，程序包定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計(jì)好的電路單元等。第一部分是程序包，程序包是用 VHDL 語言編寫的共享文件，定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將要用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計(jì)好的電路單元等，放在文件目錄名稱為 IEEE 的程序包庫中。4 / 26library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;

15、use ieee.std_logic_unsigned.all;第二部分是程序的實(shí)體，定義電路單元的輸入/輸出引腳名稱。程序的實(shí)體名稱可以任意取，但必須與 VHDL 程序的文件名稱一樣。實(shí)體的標(biāo)示符是 ENTITY，實(shí)體以 ENTITY 開頭，以 END 結(jié)束。ENTITY fulladder ISPORT(a,b,Ci:in std_logic;Co,s:out std_logic_vector(7 downto 0);END fulladder;其中，定義了 a,b, Ci 為輸入信號(hào)引腳，定義 Co,s 為輸出信號(hào)引腳。第三部分是程序的結(jié)構(gòu)體，具體描述電路的部結(jié)構(gòu)和邏輯功能。結(jié)構(gòu)體有三種

16、描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)描述方式。其中數(shù)據(jù)流描述方式又被稱為寄存器（RTL）描述方式。結(jié)構(gòu)體以表示 ARCHITECHTURE 開頭，以 END 結(jié)尾。結(jié)構(gòu)體的名稱可以任取。architecture behav offulladderisBEGINs=a xor b xor Ci;Co=(a and b)or(a and Ci)or(b and Ci);END fulladder上面程序段中結(jié)構(gòu)體的描述方式屬于程序流描述方式。以上三段程序是一個(gè)完整的 VHDL 程序段，實(shí)現(xiàn)的功能是一位全加器。3.23.2 波形設(shè)計(jì)波形設(shè)計(jì)采用

17、DDS 技術(shù)可以很方便地產(chǎn)生各種高質(zhì)量的波形。DDS 技術(shù)是從相位概念出發(fā)之結(jié)合成所需要波形的一種頻率合成技術(shù)。以正弦波為例，首先要按照一定的采樣點(diǎn)數(shù)將正弦波形一個(gè)周期的數(shù)據(jù)信息存于 ROM 表中，表中包含著一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對(duì)應(yīng)正弦波中 0 到5 / 26360 度圍的一個(gè)相位點(diǎn)的幅度值，查找表時(shí)即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號(hào)，通過設(shè)置的輸出端口輸出。在實(shí)物設(shè)計(jì)中，可以使用 D/A 接口來實(shí)現(xiàn)波形信號(hào)的輸出。為簡化設(shè)計(jì)過程，本設(shè)計(jì)并未采用 DDS 技術(shù)，而是采用描點(diǎn)輸出的方式，實(shí)現(xiàn)波形發(fā)生器的設(shè)計(jì)。程序中設(shè)置一個(gè)波形的起始點(diǎn)，經(jīng)過比較、計(jì)算得出波形的

18、其他數(shù)值，將這些點(diǎn)依次連續(xù)輸出，從而實(shí)現(xiàn)波形的仿真。以遞增鋸齒波為例，首先定義初始點(diǎn)為 tmp=“00000000” ；在時(shí)鐘上升沿到來時(shí)，執(zhí)行 tmpclk,reset=reset,q0=y0); u1: jian port map(clk=clk,reset=reset,q1=y1); u2: sanjiao port map(clk=clk,reset=reset,q2=y2); u3: fangbo port map(clk=clk,clr=reset,q3=y3); u4: xuan_4 port map(sel=sel,d0=y0,d1=y1,d2=y2,d3=y3,q=q);en

19、d boxin_arc;-*-*遞增鋸齒波的設(shè)計(jì)程序*-*library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zeng isport (clk,reset: in std_logic; q0: out std_logic_vector(7 downto 0);end entity;architecture zeng_arc of zeng issignal m0:integer range 0 to 7;signal tmp0:std_logic_vector(7 downto 0);b

20、eginprocess(clk,reset)-敏感信號(hào)15 / 26 beginif reset=0 then m0=0; elsif clkevent and clk=1 then if m0=7 then m0=0;-定義 8 分頻，實(shí)際時(shí)增大數(shù)字，減小分頻系數(shù)，因?yàn)?FPGA 系統(tǒng)的時(shí)鐘為50MH 的。 if tmp0=11111111 then tmp0=00000000;-產(chǎn)生鋸齒波 else tmp0=tmp0+1;-遞增 end if; else m0=m0+1; end if;end if; q0=tmp0;end process;end zeng_arc;-*-遞減鋸齒波的產(chǎn)

21、生-*library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jian isport (clk,reset: in std_logic; q1: out std_logic_vector(7 downto 0);end entity;architecture jian_arc of jian issignal m1:integer range 7 to 0;signal tmp1:std_logic_vector(7 downto 0);begin16 / 26process(clk,res

22、et)-敏感信號(hào) beginif reset=0 then m1=7; elsif clkevent and clk=1 then if m1=0 then m1=7;-定義 8 分頻，實(shí)際時(shí)增大數(shù)字，減小分頻系數(shù)，因?yàn)?FPGA 系統(tǒng)的時(shí)鐘為50MH 的。 if tmp1=00000000 then tmp1=11111111;-產(chǎn)生鋸齒波 else tmp1=tmp1-1;-遞減 end if; else m1=m1-1; end if;end if; q1=tmp1;end process;end jian_arc;-*-*三角波*-*library ieee;use ieee.std_

23、logic_1164.all;use ieee.std_logic_unsigned.all;entity sanjiao isport ( clk,reset: in std_logic;q2: out std_logic_vector(7 downto 0);end entity;architecture sanjiao_arc of sanjiao issignal m2:integer range 0 to 7;signal tmp2:std_logic_vector(7 downto 0);beginprocess(clk,reset)-敏感信號(hào)variable a: std_log

24、ic:=0; beginif reset=0 then m2=0; elsif clkevent and clk=1 then if m2=7 then m2=0;-定義 8 分頻，實(shí)際時(shí)增大數(shù)字，減小分頻系數(shù)，因?yàn)?FPGA 系統(tǒng)的時(shí)鐘為17 / 2650MH 的。 if a=0 then if tmp2=11111110 then tmp2=11111111;-向上的鋸齒波 a:=1; else tmp2=tmp2+1; end if; else if tmp2=00000001 then-向下鋸齒波 tmp2=00000000; a:=0; else tmp2=tmp2-1; end i

25、f; end if; else m2=m2+1;-分頻自加 end if;-分頻 if 結(jié)束end if;-復(fù)位信號(hào) if 結(jié)束 q2=tmp2;end process;end sanjiao_arc;-*-*方波*-*library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fangbo isport( clk,clr: in std_logic; q3: out std_logic_vector(7 downto 0);end entity;architecture fangbo_arc

26、of fangbo issignal t: bit;beginprocess(clk,clr)-敏感信號(hào)variable t: integer range 0 to 63; beginif clr=0 then t=0; elsif clkevent and clk=1 then ift63 thent:=cnt+1;-定義 64 分頻，實(shí)際時(shí)增大數(shù)字，減小分頻系數(shù),因?yàn)?FPGA 系統(tǒng)的時(shí)鐘18 / 26為 50MH 的。 else t:=0; t=not t; end if; end if;end process;process(clk,t) begin if clkevent and c

27、lk=1 then if t=1 then q3=11111111; else q3qqqqnull; end case; end process;end xuan_4_arc; 19 / 26/* 名稱：基于 Verilog 編程的智能函數(shù)發(fā)生器設(shè)計(jì)程序*/module Sin(f_clk,p,choose,data);/端口設(shè)定input 5:0 p; /頻率控制字input1:0 choose; /波形選擇input f_clk; /置晶振output 7:0 data;wire 7:0data;reg 5:0 addr,address;reg 5:0 i;reg f_out;initial begin i=0; addr=0; f_out=0; endalways (posedge f_clk) /利用計(jì)數(shù)器實(shí)現(xiàn)任意分頻begin20 / 26 if(i=p) /設(shè)定頻率控制字 pbegin i=0;f_out=f_out;end elsei=i+1;endfunct