實驗5移位寄存器

1、 本科學(xué)生實驗報告學(xué)號 114090316 姓名 李魁 學(xué)院 物電學(xué)院 專業(yè)、班級 11應(yīng)電班 實驗課程名稱 電子設(shè)計自動化（EDA實驗） 教師及職稱 羅永道 副教授 開課學(xué)期 2013 至 2014 學(xué)年 下 學(xué)期 填報時間 2014 年 5 月 17 日云南師范大學(xué)教務(wù)處編印1 / 13實驗序號 5實驗名稱移位寄存器實驗時間2014年5月16日實驗室同析樓114一實驗預(yù)習(xí)1. 實驗?zāi)康?(1) 掌握移位寄存器的工作原理；(2) 熟悉VHDL編程語言的使用；(3) 熟悉Quartus II軟件的使用。2 實驗原理、實驗流程或裝置示意圖：移位寄存器是一個具有移位功能的寄存器，是指寄存器中所存的

2、代碼能夠在移位脈沖的作用下依次左移或右移。既能左移又能右移的稱為雙向移位寄存器，只需要改變左右移的控制信號便可實現(xiàn)雙向移位要求。根據(jù)寄存器存取信息的方式不同分為：串入串出、串入并出、并入串出、并入并出四種形式。這里我們實現(xiàn)移位寄存器的VHDL表述與設(shè)計。移位寄存器是時序電路，其設(shè)計程序一定會涉及不完整條件語句的使用。這個設(shè)計是帶有同步預(yù)置控制功能的8位右移移位寄存器。CLK是移位是時鐘信號，DIN是8位并行預(yù)置數(shù)據(jù)端口，LOAD是并行數(shù)據(jù)預(yù)置使能信號，QB是串行輸入端口，DOUT是移位并行輸出。此電路的工作原理是：當(dāng)CLK上升沿來到時進(jìn)程被啟動，如果這時預(yù)置使能LOAD為高電平，則將輸入端口的

3、8位二進(jìn)制數(shù)并行置入移位寄存器中，作為串行右移輸出的初始值；如果LOAD為低電平，則執(zhí)行語句：reg8(6 downto 0)<=reg8(7 downto 1);此句表明：（1） 一個時鐘周期后將上一時鐘周期移位寄存器中的高7位二進(jìn)制數(shù)，即當(dāng)前值reg8(7 downto 1)賦給此寄存器的低7位reg8(6 downto 0)。于是其串行移空的最高位始終由最初的并行預(yù)置數(shù)的最高位填補。（2） 將上一周期移位寄存器中的最低位，即當(dāng)前值reg(0)相QB中輸出。 隨著CLK脈沖的到來，就完成了將并行預(yù)置輸入的數(shù)據(jù)逐位向右串行輸出的功能，即將寄存器中的最低位首先輸出。本實驗利用進(jìn)程中的非完

4、整條件語句構(gòu)成了時序電路，同時又利用信號的“并行”特性實現(xiàn)移位。3 實驗設(shè)備及材料 電腦一臺，QuartusII 實驗平臺4 實驗方法步驟及注意事項 實驗方法步驟：（1）打開計算機；（2）打開Quartur II軟件，編寫和調(diào)試實驗代碼，然后進(jìn)行試驗仿真。 注意事項：實驗過程中認(rèn)真分析實驗原理編寫代碼，防止書本、書包等物品與實驗設(shè)備接觸，以免造成不必要的麻煩。二實驗內(nèi)容1 實驗現(xiàn)象與結(jié)果（1）移位寄存器的VHDL實驗代碼如下：library ieee;use ieee.std_logic_1164.all;entity shift isport (clk,load:in std_logic;

5、din:in std_logic_vector(7 downto 0); dout:out std_logic_vector(7 downto 0); qb:out std_logic);end shift;architecture behav of shift is signal reg8:std_logic_vector(7 downto 0);begin process(clk,load) begin if clk'event and clk='1'then if load='1'then reg8<=din;-裝載新數(shù)據(jù) else reg8

6、(6 downto 0)<=reg8(7 downto 1); end if; end if;end process;qb<=reg8(0);dout<=reg8;end behav; （2）編譯報告為：（3）其仿真波形如下所示：（4）RTL圖為：（5）符號圖為：2 對實驗現(xiàn)象、實驗結(jié)果的分析及其結(jié)論由時序波形可見，當(dāng)加載信號在第二個時鐘上升沿拉高時，并行輸入的數(shù)據(jù)“10011011”被載入，第三個時鐘后，QB輸出了右移出的第二個位“1”。如此進(jìn)行下去，直到第八個CLK后，右移出了所有的二進(jìn)制數(shù)，最后一位是“1”。移位寄存器是用來寄存二進(jìn)制數(shù)字信息且能進(jìn)行信息移動的時序邏輯電路。根據(jù)移位寄存器存取信息的方式不同可以分為串入串出，串入并出，并入串出，并入并處4種形式。應(yīng)用：移位寄存器可以構(gòu)成計數(shù)