計(jì)算機(jī)組實(shí)驗(yàn)

1、計(jì)算機(jī)組實(shí)驗(yàn)3.2 實(shí)驗(yàn)二 32 位桶形移位器設(shè)計(jì)實(shí)驗(yàn)3.2.1 實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)掌握桶形移位器的工作原理。2、掌握桶形移位器的設(shè)計(jì)。3.2.2 實(shí)驗(yàn)1、裝有 Quartus II 的計(jì)算機(jī)一臺(tái)。2、Altera DE2-70 開發(fā)板或 Altera DE2-115 開發(fā)板一塊。3.2.3 實(shí)驗(yàn)電路框圖與電路原理圖MIPS32 位 CPU 桶形移位的電路框圖及電路原理圖因 MIPS32 位 CPU 的桶型移位器圖太大，這里給出一個(gè) MIPS32 位 CPU中桶型移位器的電路方框圖。如圖 3.2.3.1。同時(shí)給出一個(gè)原理相同的 8 位桶型移位器參考電路原理圖。如圖 3.2.3.2 所示。圖 3.

2、2.3.11計(jì)算機(jī)組實(shí)驗(yàn)圖 3.2.3.32計(jì)算機(jī)組實(shí)驗(yàn)ARM32 位 CPU 中桶形移位的方框圖及電路原理圖因 ARM32 位 CPU 中的桶型移位器（方框圖如圖 3.2.3.4）設(shè)計(jì)有一定難度， 在這里給出一個(gè)不 ARM32 位 CPU 中桶型移位器原理相同的 8 位的桶型移位器的參考電路原理圖 3.2.3.5。圖 3.2.3.43計(jì)算機(jī)組實(shí)驗(yàn)圖 3.2.3.54計(jì)算機(jī)組實(shí)驗(yàn)3.2.4 實(shí)驗(yàn)任務(wù)1、用 Verilog HDL 語言或 VHDL 語言來編寫，實(shí)現(xiàn) MIPS32 位 CPU 中的桶形移位器。并在 Quartus II 上實(shí)現(xiàn)模擬。2、用 Verilog HDL 語言或 VHDL

3、 語言來編寫，在 Altera DE2-70 開發(fā)板或 Altera DE2-115 開發(fā)板上實(shí)現(xiàn)一個(gè) 8 位的桶形移位器（如圖 3.2.4.1）。不 MIPS32 位 CPU 中的桶形移位器原理相同，使其能夠正常工作。3、用 Verilog HDL 語言或 VHDL 語言來編寫，實(shí)現(xiàn) ARM32 位 CPU 中的桶形移位器。并在 Quartus II 上實(shí)現(xiàn)模擬。圖 3.2.4.13.2.5 實(shí)驗(yàn)步驟：略（要求實(shí)驗(yàn)者寫出）3.2.6 實(shí)驗(yàn)報(bào)告的要求：認(rèn)真實(shí)驗(yàn)數(shù)據(jù)，并在實(shí)驗(yàn)報(bào)告中要將以上實(shí)驗(yàn)的數(shù)據(jù)進(jìn)行分析不總結(jié)。對(duì)實(shí)驗(yàn)中所遇到的，以及如何解決要給予說明。3.2.7 思考題：1、說明桶形移位器不普通移位寄存器各自有什么特點(diǎn)？3.2.8 ARM 體系結(jié)構(gòu)中的移位方式有以下幾種：5計(jì)算機(jī)組實(shí)驗(yàn)LSL: 邏輯左移（Logical Shift Left），寄存器中字的低端空的位補(bǔ) 0LSR: 邏輯右移（Logical Shift Right），寄存器中字的高端空的位補(bǔ) 0ASR: 算術(shù)右移（Arithmetic Shift Right），移位過程中保持符號(hào)位丌變，即如源操作數(shù)為正數(shù)，則字的高端空出的位補(bǔ) 0，否則補(bǔ) 1ROR: 循環(huán)右移（Rotate Right），由字的低端移出的位填入字的高端空出的位RRX 帶擴(kuò)展的循環(huán)右移（Rotate Right Extended b