FPGA培訓(xùn)資料模數(shù)轉(zhuǎn)換

1、模數(shù)轉(zhuǎn)換（AD轉(zhuǎn)換）模數(shù)轉(zhuǎn)換(ADC)亦稱模擬一數(shù)字轉(zhuǎn)換，與數(shù)/模(D/A)轉(zhuǎn)換相反，是將連續(xù)的模擬量（如象元的灰階、電壓、電流等）通過取樣轉(zhuǎn)換成離散的數(shù)字量。例如，對圖象掃描后，形成象元列陣，把每個(gè)象元的亮度（灰階）轉(zhuǎn)換成相應(yīng)的數(shù)字表示，即經(jīng)模/數(shù)轉(zhuǎn)換后，構(gòu)成數(shù)字圖象。通常有電子式的模/數(shù)轉(zhuǎn)換和機(jī)電式模/數(shù)轉(zhuǎn)換二種。在遙感中常用于圖象的傳輸，存貯以及將圖象形式轉(zhuǎn)換成數(shù)字形式的處理。例如：圖像的數(shù)字化等。 信號數(shù)字化是對原始信號進(jìn)行數(shù)字近似，它需要用一個(gè)時(shí)鐘和一個(gè)模數(shù)轉(zhuǎn)換器來實(shí)現(xiàn)。所謂數(shù)字近似是指以N-bit的數(shù)字信號代碼來量化表示原始信號，這種量化以bit位單位，可以精細(xì)到1/2N。時(shí)鐘決定

2、信號波形的采樣速度和模數(shù)轉(zhuǎn)換器的變換速率。轉(zhuǎn)換精度可以做到24bit，而采樣頻率也有可能高達(dá)1GHZ，但兩者不可能同時(shí)做到。通常數(shù)字位數(shù)越多，裝置的速度就越慢。模數(shù)轉(zhuǎn)換的過程模數(shù)轉(zhuǎn)換包括采樣、保持、量化和編碼四個(gè)過程。在某些特定的時(shí)刻對這種模擬信號進(jìn)行測量叫做采樣，量化噪聲及接收機(jī)噪聲等因素的影響，采樣速率一般取 fS=2.5fmax。通常采樣脈沖的寬度 tw 是很短的，故采樣輸出是斷續(xù)的窄脈沖。要把一個(gè)采樣輸出信號數(shù)字化，需要將采樣輸出所得的瞬時(shí)模擬信號保持一段時(shí)間，這就是保持過程。 量化是將連續(xù)幅度的抽樣信號轉(zhuǎn)換成離散時(shí)間、離散幅度的數(shù)字信號，量化的主要問題就是量化誤差。假設(shè)噪聲信號在量化

3、電平中是均勻分布的， 則量化噪聲均方值與量化間隔和模數(shù)轉(zhuǎn)換器的輸入阻抗值有關(guān)。編碼是將量化后的信號編碼成二進(jìn)制代碼輸出。這些過程有些是合并進(jìn)行的，例如，采樣和保持就利用一個(gè)電路連續(xù)完成，量化和編碼也是在轉(zhuǎn)換過程中同時(shí)實(shí)現(xiàn)的， 且所用時(shí)間又是保持時(shí)間的一部分。 超高速模數(shù)轉(zhuǎn)換器AD9224及其應(yīng)用摘要：AD9224模數(shù)轉(zhuǎn)換器的最高采樣頻率為40MHz，數(shù)據(jù)精度為12位。內(nèi)部采用閃爍式AD及多級流水線式結(jié)構(gòu)，因而不失碼，使用方便、準(zhǔn)確度高。文章介紹了高速模數(shù)轉(zhuǎn)換器AD9224的性能、結(jié)構(gòu)及幾種典型應(yīng)用電路。關(guān)鍵詞：閃爍式AD；信噪比；差分；耦合；AD92241 引言AD9224是美國AD公司生產(chǎn)的

4、一種12位、40MSPS高性能模數(shù)轉(zhuǎn)換器。它具有片內(nèi)高性能采樣保持放大器和電壓參考。在單一5V電源下，它的功耗，僅有376mW，信噪比與失真度為07dB。且具有信號溢出指示位，并可直接以二進(jìn)制形式輸出數(shù)據(jù)。AD9224采用多級差動(dòng)流水線式結(jié)構(gòu)對輸出錯(cuò)誤進(jìn)行邏輯糾正，以保證在整個(gè)工作溫度范圍內(nèi)不失碼。AD9224的接口十分方便，可廣泛應(yīng)用在圖象、通信系統(tǒng)以及醫(yī)療超聲波設(shè)備中。2 內(nèi)部結(jié)構(gòu)與引腳說明AD9224是一種高性能、單一電源供電的12位ADC，其內(nèi)部結(jié)構(gòu)框圖如圖1所示。AD9224的模擬輸入范圍非常靈活，可以是DC或AC耦合的單端或差分輸入。AD9224采用四級流水線式結(jié)構(gòu)，并由一個(gè)寬頻輸

5、入采樣保持放大器來實(shí)現(xiàn)高效經(jīng)濟(jì)的CMOS流程。它的最后一級只包含一個(gè)閃爍式AD，而其它三級都包含有連接到比較放大器MDAC的低分辨率閃爍式AD。因而可用殘余放大器把重構(gòu)的DAC輸出和閃爍式AD之間的差別放大以用于流水線的下一級，每一級中冗余的一位用于錯(cuò)誤的數(shù)字糾正。流水線式結(jié)構(gòu)在同樣的流水線延遲與等待時(shí)間條件下可以有更大的通過率，也就是說當(dāng)轉(zhuǎn)換器在每個(gè)時(shí)鐘周期之中能撲捉一個(gè)新的采樣輸入時(shí)，轉(zhuǎn)換的全部完成和數(shù)據(jù)輸出實(shí)際上花費(fèi)了三個(gè)時(shí)鐘周期。將數(shù)據(jù)溢出標(biāo)志位（OTR）及數(shù)字輸出鎖入輸出緩沖器可用來驅(qū)動(dòng)輸出管腳。圖2為AD9224的引腳圖，各引腳功能說明如下： 1（CLK）：時(shí)鐘輸入； 2（BIT1

6、2）：數(shù)據(jù)輸出最低位LSB； 312（BIT112）：數(shù)據(jù)輸出； 13（BIT1）：數(shù)據(jù)輸出最高位MSB；14（OTR）：數(shù)據(jù)溢出標(biāo)志位； 15、26（AVDD）：5V模擬電源； 16、25（AVSS）：模擬地； 17（SENSE）：參考選擇； 18（VREF）：輸入?yún)⒖歼x擇； 19（REFCOM）：通用參考（AVSS）； 20、21（CAPT、CAPB）：減噪管腳； 22（CML）：共模方式； 23（VINA）：模擬輸入（同相端）； 24（VINB）：模擬輸入（反相端）。 當(dāng)輸入超出輸入范圍時(shí)，OTR位的相應(yīng)輸出結(jié)果如表1所列。 3 典型應(yīng)用31 模擬輸入范圍 AD9224可以在內(nèi)部參考與外

7、部參考方式下采用不同的電路設(shè)計(jì)來獲得靈活的模擬輸入范圍。其不同電路連接時(shí)的模擬輸入范圍見表2所列。32 模擬輸入的驅(qū)動(dòng)電路 AD9224的高度靈活的輸入結(jié)構(gòu)使它可以與單端或差分輸入電路接口。其輸入范圍可參照表2。操作的最優(yōu)模式、模擬輸入的范圍以及相關(guān)接口電路應(yīng)由特定應(yīng)用的需要來決定。其直流耦合單端輸入多應(yīng)用于數(shù)據(jù)采集和成像技術(shù)的場合。同時(shí)在許多通訊應(yīng)用中，為進(jìn)行正確的檢波，也需要直流耦合輸入方式。圖3是一個(gè)AD9224應(yīng)用于交流耦合的單端輸入典型電路。另外，單端操作往往受驅(qū)動(dòng)放大器的限制。在單端直流耦合應(yīng)用中，當(dāng)輸出接近正的輸出電壓限制時(shí)，往往不能保持其低失真率。因此高性能直流耦合的輸入方式經(jīng)

8、常要用到單端差分電路。而單端操作則需要VINA與輸入信號源AC或DC耦合，同時(shí) VINB管腳則必須被偏置到適當(dāng)?shù)碾妷?。如果將VINA、VINB的位置顛倒，則很容易產(chǎn)生信號的翻轉(zhuǎn)。VIN的輸入范圍比較靈活，由于VINA、 VINB及VCML與VREF相獨(dú)立，因此VREF可以被短接或重構(gòu)以獲取24V的輸入范圍。連接到CML上的對稱的RC網(wǎng)絡(luò)可使AD9224有效地抑制電源偏差及噪聲。其中C1、C2的值依賴于電阻R的大小，C1、C2一般選用01F的陶瓷電容和10F的鉭電容相并聯(lián)，以便在寬頻條件下保持低阻抗時(shí)獲取一個(gè)低截止點(diǎn)的頻率。RS對緩沖放大器和AD輸入起了孤立作用。差分模式可在寬頻條件下提供最優(yōu)的

9、THD（總諧波失真）和SFDR（無雜散信號動(dòng)態(tài)范圍）性能（相對于單端輸入方式），這在輸入頻率接近或遠(yuǎn)離 Nyquist頻率（finFs2）時(shí)尤為顯著，一般可用于大多數(shù)需要基于光譜應(yīng)用的場合。差分方式要求VINA和VINB對稱驅(qū)動(dòng)，也就是說兩個(gè)相同輸入信號在通過了連接到VINA、VINB的驅(qū)動(dòng)電路以后，其相位必須保持一致。AD9224的差分方式有如下優(yōu)點(diǎn)：（1）信號擺幅更小，因此很容易達(dá)到對輸入信號的線形要求； （2）由于信號擺幅更小，因此允許使用已另外被凈空高度限制強(qiáng)制的放大器； （3）減少了偶次諧波分量； （4）提高了對噪音的抗干擾能力。圖4所示電路是一種直流耦合差分輸入的理想模式。在這種模

10、式下，直流輸入將上升到關(guān)于參考電壓對稱擺動(dòng)的點(diǎn)上。R是一個(gè)可選電阻，當(dāng)需要的參考驅(qū)動(dòng)較多時(shí)，它可以產(chǎn)生所需的電流。在應(yīng)用DC耦合的場合，如果需要最優(yōu)失真性能，圖4所示的電路應(yīng)當(dāng)是最佳選擇。這個(gè)電路是把兩個(gè)放大器配置為一個(gè)對稱單元以形成差分放大器。放大器的差分驅(qū)動(dòng)電路可以把一個(gè)以地為參考的2V的單端信號轉(zhuǎn)換為一個(gè)以AD的VREF管腳電壓為中心的4V的差分信號。單端輸入信號接到不同放大器的兩個(gè)相反的輸入上可以驅(qū)動(dòng)差分放大器，放大器可選用雙通道放大器AD8056。通常為保護(hù)AD9224不受過電壓的影響，應(yīng)當(dāng)在放大器的輸出端和AD的輸入之間加一個(gè)接地二極管。如果放大器和AD9224用同樣的正電源，那么

11、，AD就不會受到過電壓的影響。在不需要直流耦合的系統(tǒng)中，用一個(gè)有中間抽頭的RF變壓器對AD9224而言是產(chǎn)生差分輸入的最好方法。使用RF變壓器相對于其它方法具有很多的優(yōu)越性，它對偶次失真分量和共模噪聲干擾有很好的抑制作用。同時(shí)，RF變壓器還對信號源和AD具有一定的隔離作用。AD9224的采樣時(shí)序如圖5所示。AD對模擬輸入的采樣是在時(shí)鐘輸入的上升沿進(jìn)行的，時(shí)鐘為高時(shí)為保持時(shí)間，時(shí)鐘為低時(shí)，輸入SHA處于采樣模式。如果過度的時(shí)鐘抖動(dòng)或系統(tǒng)干擾恰巧發(fā)生在時(shí)鐘的上升沿之前，那么輸入SHA有可能得到的是錯(cuò)誤的數(shù)值。在設(shè)計(jì)時(shí)應(yīng)當(dāng)盡量避免這種情況的發(fā)生。當(dāng)使用內(nèi)部或外部參考方式時(shí)，還應(yīng)當(dāng)在CAPT與 CAP

12、B之間加一個(gè)電容網(wǎng)，如圖6所示。該電容網(wǎng)的作用有三個(gè)：其一是與內(nèi)部參考放大器A2一起在大頻率范圍下提供一個(gè)低阻抗源以驅(qū)動(dòng)AD內(nèi)部電路。其二是提供A2需要的補(bǔ)償。其三是限制由參考電源產(chǎn)生的噪聲干擾。另外，為減少高頻干擾，在制作電路板時(shí)應(yīng)盡量采用四層板，在中間加上地線層和電源層。另外，由于采樣時(shí)鐘的相位抖動(dòng)會對AD產(chǎn)生相當(dāng)于模擬輸入正弦波所產(chǎn)生的影響，而時(shí)鐘輸入對AD9224來說相當(dāng)于一個(gè)模擬輸入，因此應(yīng)當(dāng)盡量選擇低抖動(dòng)晶體振蕩器。建議采用將80MHz的時(shí)鐘分頻以獲得40MHz時(shí)鐘信號的方法，并將時(shí)鐘電路與系統(tǒng)模擬電路、數(shù)字電路相隔離，以防止其產(chǎn)生噪聲。當(dāng)輸入的模擬量有正也有負(fù)的情況下，要求ADC

13、轉(zhuǎn)換器能夠把它們對應(yīng)的正、負(fù)極性的數(shù)字電壓輸出，工作在雙極性方式。采用雙極性輸出時(shí)常用的編碼有2的補(bǔ)碼，偏移二進(jìn)制碼和符號-數(shù)值（符號+數(shù)值碼）等十進(jìn)制數(shù)2的補(bǔ)碼偏移二進(jìn)制碼模擬量D7D6D5D4D3D2D1D0D7D6D5D4D3D2D1D012701111111111111111271260111111011111110126100000001100000011000000000100000000-11111111101111111-1-1271000000100000001-127-1281000000000000000-128AD模塊與DA模塊聯(lián)用，輸出波形程序library IEEE

14、; use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-實(shí)體entity ad1_da1_test is port ( -時(shí)鐘信號 clk:in STD_LOGIC ; -系統(tǒng)時(shí)鐘，40MHz - -AD信號 ad1_clk : out std_logic; -AD時(shí)鐘信號 ad1_d: in std_logic_vector(11 downto 0); -AD9224，12位AD輸入（編碼） - -DA信號 da1_clk:out std_logic; -DA時(shí)鐘信

15、號 da1_d:out std_logic_vector(13 downto 0) -AD9764,14位DA輸出（編碼） );end ad1_da1_test;-構(gòu)造體architecture topdesign_arch of ad1_da1_test is-signal count_clk:std_logic_vector(13 downto 0); -clk時(shí)鐘計(jì)數(shù)器signal clkdv2:std_logic; -clkdv2二分頻signal ad1_d_r : std_logic_vector (11 downto 0); -把AD值進(jìn)行鎖存，把寄存器放入IOB中，縮短setup to clk（建立時(shí)間）與hold to clk(保持時(shí)間） signal da1_d_r : std_logic_vector (13 downto 0); -把DA值進(jìn)行鎖存，把寄存器放入IOB中，縮短setup to clk（建立時(shí)間）與hold to clk(保持時(shí)間）-主程序begin-clkdv2=count_clk(1);ad1_clk=clkdv2; -給AD的時(shí)鐘da1_clk =not clkdv2; -給DA的時(shí)鐘-信號處理主程序dsp_clk:proces