夏宇聞-Verilog-數(shù)字系統(tǒng)設(shè)計教程

1、 為什么要研究復(fù)雜的數(shù)字邏輯系統(tǒng)？ ？ 嵌入式微處理機(jī)系統(tǒng)嵌入式微處理機(jī)系統(tǒng) 數(shù)字信號處理系統(tǒng)數(shù)字信號處理系統(tǒng) 高速并行計算邏輯高速并行計算邏輯 高速通信協(xié)議電路高速通信協(xié)議電路 高速編碼高速編碼/解碼、加密解碼、加密/解密電路解密電路 復(fù)雜的多功能智能接口復(fù)雜的多功能智能接口 門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千 萬門的數(shù)字系統(tǒng)萬門的數(shù)字系統(tǒng) 電路的邏輯功能容易理解；電路的邏輯功能容易理解； 便于計算機(jī)對邏輯進(jìn)行分析處理；便于計算機(jī)對邏輯進(jìn)行分析處理； 把邏輯設(shè)計與具體電路的實現(xiàn)分成兩個獨(dú)立把邏輯設(shè)計與具體電路的實現(xiàn)分成兩個獨(dú)立 的階段來操作；的階段來

2、操作； 邏輯設(shè)計與實現(xiàn)的工藝無關(guān)；邏輯設(shè)計與實現(xiàn)的工藝無關(guān)； 邏輯設(shè)計的資源積累可以重復(fù)利用；邏輯設(shè)計的資源積累可以重復(fù)利用； 可以由多人共同更好更快地設(shè)計非常復(fù)雜可以由多人共同更好更快地設(shè)計非常復(fù)雜 的邏輯電路（幾十萬門以上的邏輯系統(tǒng)）。的邏輯電路（幾十萬門以上的邏輯系統(tǒng)）。設(shè)計復(fù)雜數(shù)字系統(tǒng)的工具和手段 Verilog HDL 公開發(fā)表 CADENCE 公司購買 Verilog 版權(quán) 1990 1989 1980s Verilog-XL 誕生 模 擬 和 數(shù) 字 都 適 用 的Verilog 標(biāo)準(zhǔn)公開發(fā)表 VerilogIEEE1364-1995 標(biāo)準(zhǔn)公開發(fā)表 有關(guān) VerilogHDL 的

3、全部權(quán)利都移交給 OVI（Open Verilog International) 1995圖 2-2 Verilog HDL 的發(fā)展歷史和未來 2001 1999 Verilog IEEE1364-2001 標(biāo)準(zhǔn)公開發(fā)表 1990 VITAL 系統(tǒng)級 算法級 寄存器傳輸級 邏輯門級 開關(guān)電路級 行為級 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 SystemVerilog Verilog VHDLmodule muxtwo (out, a, b, sl);input a,b,sl;output out; Reg out; always (sl or a or b)

4、if (!sl) out = a; else out = b;endmoduleabsloutabsloutoutabslselbselansl u2 u3 u4 u1Verilog HDL入門 include myadder.vmodule t; wire 8:0 sumout; reg 7:0 ain, bin; reg rst, clk; initial begin rst = 1；clk = 0; ain = 0; bin=3; #70 rst=0； # 70 rst = 1；end always #50 clk = clk; always (posedge clk) begin #2

5、 ain = ain + 2; #3 bin = bin +5; end clkrstainbin03a-regb-reg x x28413 620282318 12 8 64 8 1033 x 1080181323 33sumout100241731 43 Verilog HDLVerilog HDL測試模塊測試模塊： Verilog HDLVerilog HDL頂層（測試）模塊頂層（測試）模塊： 同上。 Verilog 模塊由兩部分組成：端口信息和內(nèi)部功能。模塊由兩部分組成：端口信息和內(nèi)部功能。 module block1(a, b, c, d, e); input a, b, c; ou

6、tput d, e; assign d = a | ( b & c) ; assign e = ( b & c ); endmoduleabcdeabcdeabcedVerilog HDL模塊中的邏輯表示abcdeaout2BUFFbINVout1dout2AND2i1clkout1D QDFFclkDFFcD QD QabDFF clkDFFcD Qab兩種不同的賦值語句區(qū)別要點。同步有限狀態(tài)機(jī)ena1ena2ena3enanclock組合邏輯 1寄存器組組合邏輯 2寄存器組組合邏輯 3寄存器組組合邏輯 4寄存器組input_1input_2input_n 設(shè)計項目舉例：設(shè)計

7、項目舉例： - myproject - 可綜合部分可綜合部分 （我們想要設(shè)計的邏輯電路部分）：（我們想要設(shè)計的邏輯電路部分）： - mk_1.v, mk_2.v, mk_3.v, .mk_8.v - mk_11.v, mk_12.v , mk_13.v. - mk_21.v, mk_22.v, mk_23.v . - . - mk_81.v, mk_82.v, mk_83.v . 。 (續(xù)上頁）續(xù)上頁） else begin # (5 * timeslice) read = 1; # (timeslice) read = 0; end always (posedge ack) begin DataToRam = DataToRam + 2; addr = addr + 1; endendmodule 。信號模塊信號模塊 xh1( .clock( clk), .reset(rst), .ack(ackn) . . . . .); . . . . .可綜合模塊可綜合模塊 mysj1(. clock(clk), r