《數(shù)字邏輯》考試答案

1、中國(guó)石油大學(xué)（北京）遠(yuǎn)程教育學(xué)院數(shù)字邏輯期末復(fù)習(xí)題一、單項(xiàng)選擇題1. TTL 門電路輸入端懸空時(shí)，應(yīng)視為( A )A. 高電平 B. 低電平 C. 不定 D. 高阻2. 最小項(xiàng)的邏輯相鄰項(xiàng)是（ D ）AABCD B C D3. 全加器中向高位的進(jìn)位為( D )A. B. C. D.4. 一片十六選一數(shù)據(jù)選擇器，它應(yīng)有（ A ）位地址輸入變量A. 4 B. 5 C. 10 D. 165. 欲對(duì)78個(gè)信息以二進(jìn)制代碼表示，則最少需要（ B ）位二進(jìn)制碼A. 4 B. 7 C. 78 D. 106. 十進(jìn)制數(shù)25用8421BCD碼表示為（B ） A.10 101  B.0010

2、0101  C.100101  D.10101 7. 常用的BCD碼有（C ）A:奇偶校驗(yàn)碼  B:格雷碼  C:8421碼  D:ASCII碼8. 已知,下列結(jié)果中正確的是（C） A:Y=A   B:Y=B   C:Y=A+B   D:  9. 下列說(shuō)法不正確的是（ D） A:同一個(gè)邏輯函數(shù)的不同描述方法之間可相互轉(zhuǎn)換 B:任何一個(gè)邏輯函數(shù)都可以化成最小項(xiàng)之和的標(biāo)準(zhǔn)形式 C:具有邏輯相鄰性的兩個(gè)最小項(xiàng)都可以合并為一項(xiàng)

3、0;D:任一邏輯函數(shù)的最簡(jiǎn)與或式形式是唯一的 10. 邏輯函數(shù)的真值表如下表所示，其最簡(jiǎn)與或式是（C ）  A: B:  C: D:  11以下不是邏輯代數(shù)重要規(guī)則的是( D ) 。A. 代入規(guī)則 B. 反演規(guī)則 C. 對(duì)偶規(guī)則 D. 加法規(guī)則12已知函數(shù)的反函數(shù)應(yīng)該是( A ) 。 A. B. C. D. 13組合邏輯電路一般由（ A ）組合而成。A、門電路 B、觸發(fā)器 C、計(jì)數(shù)器 D、寄存器14求一個(gè)邏輯函數(shù)F的對(duì)偶式，可將F中的（ A ）。A、“·”換成“+”，“+”換成“·”,常數(shù)中的“0”“1”互換B、原變量換成反

4、變量，反變量換成原變量C、變量不變D、常數(shù)中的“0”換成“1”，“1”換成“0”15邏輯函數(shù) ( A ) 。A. AB+AC+AD+AE B. A+BCED C. (A+BC)(A+DE) D. A+B+C+D+E16下列邏輯電路中，不是組合邏輯電路的有（ D ）A、譯碼器 B、編碼器 C、全加器 D、寄存器17邏輯表達(dá)式A+BC=（ C ）A、AB B、A+C C、(A+B)(A+C) D、B+C18在（ A ）輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯“1”。A.全部輸入為“0” B.全部輸入為“1” C.任一輸入為“0”，其他輸入為“1” D.任一輸入為“1”19邏輯函數(shù)同之間關(guān)系為( A )

5、A. B. C. D.無(wú)關(guān) 20時(shí)序邏輯電路一定包含（ A ）A、觸發(fā)器 B、組合邏輯電路 C、移位寄存器 D、譯碼器21時(shí)序邏輯電路中必須有（ A ）A、輸入邏輯變量 B、時(shí)鐘信號(hào) C、計(jì)數(shù)器 D、編碼器22邏輯函數(shù)( A ) 。A. B. C. D. A(B+C)23已知函數(shù)，根據(jù)反演規(guī)則得到的反函數(shù)是（ A ）A B（A+B）（C+D） C D24最小項(xiàng)的邏輯相鄰項(xiàng)是（ D ）AABCD B C D25Mealy型時(shí)序邏輯電路的輸出( C )。A.只與當(dāng)前外部輸入有關(guān) B. 只與電路內(nèi)部狀態(tài)有關(guān) C.與外部輸入和內(nèi)部狀態(tài)都有關(guān) D. 與外部輸入和內(nèi)部狀態(tài)都無(wú)關(guān)26邏輯函數(shù) ( A ) 。

6、A. B. C. D. A(B+C)27JK觸發(fā)器在CP脈沖作用下，欲實(shí)現(xiàn)，則輸入信號(hào)不能為（ D ）AJ=K=0 BJ=Q，K= CJ=,K=Q DJ=Q,K=028邏輯函數(shù)=（ A ）Am(0,1,3,6,7) Bm(0,1,3,6,7) Cm(6,7) DAB+C29下列觸發(fā)器中沒(méi)有約束條件的是（ D ）A、基本RS觸發(fā)器 B、主從RS觸發(fā)器 C、維持阻塞RS觸發(fā)器 D、邊沿D觸發(fā)器30欲得到D觸發(fā)器的功能，以下諸圖中唯有圖（ A ）是正確的A. B. C. D. 31. 以下四個(gè)系列的 TTL 集成電路，其中功耗最小的為（ D ）A. CT74 B. CT74H C. CT74S D.

7、 CT74LS 32. 下列門電路，不屬于基本邏輯門的是（ A ）A. 異或門 B. 與門 C. 或門 D. 非門33n個(gè)變量函數(shù)的最小項(xiàng)是 ( C ) 。A. n個(gè)變量的積項(xiàng)，它包含全部n個(gè)變量B. n個(gè)變量的和項(xiàng)，它包含n個(gè)變量C.每個(gè)變量都以原、反變量的形式出現(xiàn)，且僅出現(xiàn)一次D. n個(gè)變量的和項(xiàng)，它不包含全部變量34. 下圖示觸發(fā)器電路的特征方程Qn+1 =（ A ）A. B. C. D. T35. 圖示ROM陣列邏輯圖，當(dāng)?shù)刂窞锳1A0=10時(shí)，該字單元的內(nèi)容為（ C ）A. 1l10 B. 111 C. 1010 D. 10036. 譯碼器的邏輯功能是將（D ）A:輸入的二進(jìn)制代碼譯

8、成對(duì)應(yīng)輸出的二進(jìn)制代碼B:輸入的高、低電平譯成對(duì)應(yīng)輸出的二進(jìn)制代碼C:輸入的高、低電平譯成對(duì)應(yīng)輸出的高、低電平D:輸入的二進(jìn)制代碼譯成對(duì)應(yīng)輸出的高、低電平37. （ A ）A. A B. B C. 1 D.038. 由與非門構(gòu)成的基本RS觸發(fā)器兩個(gè)輸入端時(shí)，觸發(fā)器的狀態(tài)為（ C ）A. B.Q=1，1 C. Q=0，1 D. Q=0，027. 下圖所示邏輯圖輸出為“1”時(shí)，輸入變量ABCD取值組合為（ C ）A. 0 B. 101 C. 1110 D. 111132. 集電極開(kāi)路門（OC 門）在使用時(shí)須在（ C ）之間接一電阻.A. 輸出與地 B. 輸出與輸入 C. 輸出與電源 D. 輸入與電

9、源二、填空題1組合電路中的險(xiǎn)象可根據(jù)競(jìng)爭(zhēng)冒險(xiǎn)的原因不同分為 靜態(tài)險(xiǎn)象 和 動(dòng)態(tài)險(xiǎn)象 。 2數(shù)字邏輯電路一般分為 組合邏輯電路 和 時(shí)序邏輯電路 。3組合邏輯電路的特點(diǎn)是在任何時(shí)刻電路產(chǎn)生的穩(wěn)定輸出信號(hào)僅與該時(shí)刻電路的_輸入信號(hào) 有關(guān)。4組合邏輯電路的分析和設(shè)計(jì)所用到的主要工具是 真值表 ，而時(shí)序邏輯電路的分析和設(shè)計(jì)所要用到的工具主要是 狀態(tài)表 和 狀態(tài)圖 。 5如果決定某一事件發(fā)生的多個(gè)條件中，只要有一個(gè)或一個(gè)以上條件成立，事件便可發(fā)生，則這種因果關(guān)系稱之為 或邏輯 。6將邏輯函數(shù)表達(dá)式F中所有的“·”變成“+”，“+”變成“·”，“0”變成“1”，“1

10、”變成“0”，原變量變成反變量，反變量變成原變量，則所得到的新的函數(shù)為原函數(shù)F的反函數(shù)，這一規(guī)則稱為 反演規(guī)則 。 7時(shí)序電路一般由 組合邏輯  、  存儲(chǔ)器件  和  反饋回路 三部分組成。 8同步時(shí)序電路常用的方法有 表格法 和 代數(shù)法。9判斷一個(gè)電路是否可能產(chǎn)生險(xiǎn)象的方法有代數(shù)法  和 卡諾圖法 。 2兩個(gè)帶符號(hào)的二進(jìn)制的真值N1=-01010，N2=+10011，則 N1原= 101010 ， N1補(bǔ)= 110110， N1反=-1101

11、01 ，N2補(bǔ)= 010011 。 3十進(jìn)制正數(shù)N=5493，它的對(duì)10的補(bǔ)數(shù)為N10補(bǔ)= 05493 。4邏輯代數(shù)是一種二值代數(shù)系統(tǒng)，即任何邏輯變量的取值只有兩種可能性，取值 0 或取值 1 。 5描述邏輯函數(shù)的方法常用的方法有： 邏輯表達(dá)式 、 真值表 和 卡諾圖 三種。 6常用的觸發(fā)器有 D觸發(fā)器 、 JK觸發(fā)器 、 RS觸發(fā)器 和 T觸發(fā)器 。7計(jì)數(shù)器按工作方式可分 同步計(jì)數(shù)器 和 異步計(jì)數(shù)器 ;按其進(jìn)位制可分為二進(jìn)制計(jì)數(shù)器 、 十進(jìn)制計(jì)數(shù)器 和 任意進(jìn)制計(jì)數(shù)器 ;按其功能可分為： 加法計(jì)數(shù)器， 減法計(jì)數(shù)器和 加/減可逆計(jì)數(shù)器 等。8已知a=110，b=101,則a與b相或的結(jié)果為 1

12、11 。三、判斷題1判斷兩個(gè)邏輯函數(shù)是否相等，通常有兩種方法，一種是列出輸入變量所有可能的取值的組合；另一種是邏輯代數(shù)的公理，定理和規(guī)則證明（ 對(duì) ）2描述邏輯函數(shù)常用方法有邏輯表達(dá)式、真值表、卡諾圖（ 錯(cuò) ）3如果一個(gè)具有n個(gè)變量的函數(shù)和項(xiàng)包含全部n個(gè)變量，每個(gè)變量都以原變量或反變量形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)和項(xiàng)稱為 最小項(xiàng)（ 錯(cuò) ）42421碼的1011，其權(quán)展開(kāi)式為3（ 錯(cuò) ）5. 加法器是克服了空翻的寄存器 ( 錯(cuò) )6. 單向移位寄存器電路中沒(méi)有組合邏輯電路 ( 對(duì) )7. 觸發(fā)器的輸出是現(xiàn)態(tài)函數(shù). ( 對(duì) )8. 邏輯函數(shù)化簡(jiǎn)后的結(jié)果是唯一的. ( 錯(cuò) )3如果一個(gè)具有n個(gè)變量

13、的函數(shù)和項(xiàng)包含全部n個(gè)變量，每個(gè)變量都以原變量或反變量形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)和項(xiàng)稱為 最大項(xiàng)（ 對(duì) ）4已知F=（A+B）（A+C·1），則F=AB+A（C+0）（ 錯(cuò) ）5(30.7)8421碼=（9.5）10 （ 對(duì) ）7. 鎖存器是克服了空翻的寄存器 ( 對(duì) )8. 雙向移位寄存器電路中沒(méi)有組合邏輯電路 ( 錯(cuò) )11. 一個(gè)集成的二十進(jìn)制優(yōu)先編碼器有1個(gè)基本的輸出端. ( 錯(cuò) )四、 分析題1. 分析如圖1給定的組合邏輯電路，寫(xiě)出輸出P1，P2，P3，P4的邏輯表達(dá)式，并寫(xiě)出輸出F的邏輯表達(dá)式。BACP1CP4P2P3&&&1&AB根據(jù)

14、圖可知，P1，P2，P3，P4的邏輯函數(shù)表達(dá)式如下 所以輸出F的邏輯表達(dá)式為：2輸入變量中無(wú)反變量時(shí)，用與非門實(shí)現(xiàn)下列邏輯函數(shù)F（A，B，C，D）=m（2，3，5，6）F（A，B，C，D）=m（2，3，5，6）通過(guò)卡諾圖化簡(jiǎn)，得到給定函數(shù)的最簡(jiǎn)“與或”表達(dá)式：合并上式中頭部相同的“與”項(xiàng)，得到表達(dá)式：選擇替代尾部因子，得到表達(dá)式：用與非門實(shí)現(xiàn)該函數(shù)表達(dá)式的邏輯電路圖如下：3設(shè)計(jì)一個(gè)序列檢測(cè)器，用來(lái)檢測(cè)串行二進(jìn)制序列，要求每當(dāng)連續(xù)輸入3個(gè)（或3個(gè)以上）1時(shí)，檢測(cè)器輸出為1，否則輸出為0，典典型輸入序列如下：輸入X：0 1 1 1 0 1 1 1 1 0輸出Z：0 0 0 1 0 0 0 1 1 0作出原始狀態(tài)圖。解：設(shè)電路的初始狀態(tài)為A，檢測(cè)器接收到第一個(gè)后，用狀態(tài)B標(biāo)記，連續(xù)接收兩個(gè)用C表示，連續(xù)接收3個(gè)或以上用D表示。4已知描述某組合電路的邏輯函數(shù)表達(dá)式為，試判斷該邏輯電路是否可能產(chǎn)生險(xiǎn)象。解：由函數(shù)表達(dá)式可知，變量A和C均具備競(jìng)爭(zhēng)條件，所以應(yīng)對(duì)這兩個(gè)變量分別進(jìn)行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：BC=00，BC=01，BC=10，BC=11，由此可見(jiàn)，當(dāng)B=C=1時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象。5. 用T觸發(fā)器實(shí)現(xiàn)J-K觸發(fā)器的功