基于FPGA控制的低頻數(shù)字式相位測量儀研究胡云朋

1、基于FPGA控制的低頻數(shù)字式相位測量儀研究胡云朋（電子信息工程學(xué)院 微電子及固體電子專業(yè) 113114310）摘 要：提出了一種基于Verilog開發(fā)的低頻數(shù)字相位測量儀設(shè)計。系統(tǒng)以FPGA為核心，構(gòu)成完備的測量系統(tǒng)，可以對20Hz20KHz的頻率范圍的信號進行頻率、相位等參數(shù)的精確測量。硬件結(jié)構(gòu)簡單，程序簡單可讀性強，與傳統(tǒng)電路相比，具有處理速度快、穩(wěn)定性高、性價比高的特點。關(guān)鍵字：相位測量儀、FPGA、Verilog語言目 錄第一章研究背景3第二章方案設(shè)計與論證3一、設(shè)計指標要求3二、設(shè)計方案論證4第三章系統(tǒng)硬件設(shè)計6硬件電路的設(shè)計：6第四章軟件系統(tǒng)設(shè)計7一、FPGA完成的任務(wù)7二、FPG

2、A芯片內(nèi)部電路框圖7三、FPGA的Verilog程序及仿真結(jié)果7第五章 結(jié)束語11參考文獻：11第一章 研究背景隨著科學(xué)技術(shù)的突飛猛進的發(fā)展，電子技術(shù)廣泛的應(yīng)用于工業(yè)、農(nóng)業(yè)、交通運輸、航空航天、國防建設(shè)等國民經(jīng)濟的諸多領(lǐng)域中，而電子測量技術(shù)又是電子技術(shù)中進行信息檢測的重要手段，在現(xiàn)代科學(xué)技術(shù)中占有舉足輕重的作用和地位。相位是交流信號的重要參數(shù)。相位差的測量是電子和電力測量中經(jīng)常遇到的問題,測量兩路同頻信號的相位差在工程上有著重要的意義。其測量方法可分為模擬和數(shù)字方法兩種:傳統(tǒng)依靠模擬器件的方法,如二極管鑒相法、脈沖計數(shù)法等,測量系統(tǒng)復(fù)雜、需專用器件、硬件成本高、而且精度不高。隨著集成電路的發(fā)展

3、,利用大規(guī)模集成電路來完成各種高速、高精度電子儀器的設(shè)計,已經(jīng)成為一種行之有效的方法。采用這種技術(shù)制成的電子儀器電路結(jié)構(gòu)簡單、性能可靠、測量精確且易于調(diào)試，而且精度明顯高于一般的模擬式測量。在工業(yè)和民用場合, 為了對各種低頻信號進行測量分析,常常引入相位測量儀。低頻數(shù)字式相位測試儀在工業(yè)領(lǐng)域中是經(jīng)常用到的一般測量工具，例如在電力系統(tǒng)中,當電網(wǎng)合閘時,要求兩電網(wǎng)電信號的相位相同,如果兩路信號的相位不同,會出現(xiàn)很大的電網(wǎng)沖激電流,對供電系統(tǒng)產(chǎn)生巨大的破壞力,因此,精確測量出兩個信號的相位差是非常重要的。同頻信號間相位差的測量在電力系統(tǒng)、工業(yè)自動化、智能控制及通信、電子、地球物理勘探等許多領(lǐng)域都有著

4、廣泛的應(yīng)用。尤其在工業(yè)領(lǐng)域中,相位不僅是衡量安全的重要依據(jù),還可以為節(jié)約能源提供參考。因此,研究和設(shè)計低頻數(shù)字式相位測量儀,將會為國民經(jīng)濟的發(fā)展起到推動和促進作用。第二章 方案設(shè)計與論證一、設(shè)計指標要求設(shè)計一個如圖1所示的低頻數(shù)字式相位測量儀，設(shè)計基本要求如下:（1）頻率范圍:20 Hz20 kHz。（2）相位測量絕對誤差2°。（5）具有頻率測量功能。（6）相位差數(shù)字顯示:相位讀數(shù)為00359.90分辨率為0.1°。 圖整體示意圖二、設(shè)計方案論證從功能角度來看，相位測量儀要完成信號頻率的測量和相位差的測量。相位測量儀有兩路輸入信號，也是被測信號，它們是兩個同頻率的正弦信號，

5、頻率范圍為20Hz20kHz（正好是音頻范圍），根據(jù)我們學(xué)過的電路理論知識，我們知道正弦電信號為，其中，為正弦量的三要素，且只有兩個同頻率的（正弦）信號才有相位差的概念。不妨令兩個同頻率的正弦信號為 則相位差，由此可看出，相位差在數(shù)值上等于初相位之差，是一個角度。不妨令，式中是相位差對應(yīng)的時間差，且令T為信號周期，則有比例關(guān)系，可以推導(dǎo)得到此式說明，相位差與一一對應(yīng)，可以通過測量時間差及信號周期T，計算而得到相位差，這就是相位差的基本測量原理。由相位差的基本測量原理可知，相位差的測量本質(zhì)上是時間差及信號周期T的測量，也就是時間的測量，而時間的測量不可避免地要用到電子計數(shù)器。時間的測量

6、有多種方法，而設(shè)計題目關(guān)于相位測量儀的技術(shù)指標要求會影響到我們對方案的選擇。由一般常識可知，MCU應(yīng)用系統(tǒng)一般能較好地實現(xiàn)各種不同的測量及控制功能，但有時達不到設(shè)計要求的技術(shù)指標。而因FPGA具有工作速度快、編程方便等特點，往往能滿足一些設(shè)計要求比較高的技術(shù)指標，因此，我們提出，在進行電子系統(tǒng)設(shè)計時，用FPGA完成系統(tǒng)指標與功能。. 設(shè)計方案（1） 設(shè)計總體框圖 圖2 設(shè)計總體框圖（2） 測量工作原理兩路待測信號經(jīng)整形后變成了矩形波信號I、V，且可以認為I和V 是同頻率、不同相位的矩形波。 頻率的測量 用測周期的方法獲得信號頻率。由圖3可知，對I進行2分頻后的信號波形中，高電平寬度正好對應(yīng)I的

7、周期，我們將此高電平信號作為FPGA定時器的啟動/停止信號，便可測得周期T，再由公式f=1/T，計算得到頻率f 。 圖3 分頻器的輸入輸出波形圖相位差的測量利用鑒相器（異或門），在鑒相器的輸出波形IV中，正脈沖寬度就是要測量的I和V 相位差所對應(yīng)的時間差。如圖4所示。 圖 4 鑒相器的輸入輸出波形圖信號是I信號的二倍頻（I與V同頻），由此可見，對于同頻不同相的兩個信號，經(jīng)過異或門后可得到二倍頻的信號。因此從這個意義上講，異或門可實現(xiàn)信號的二倍頻。f0的確定及FPGA的二進制數(shù)據(jù)位數(shù)的確定因為相位差測量絕對誤差2°，而FPGA在測量時有一個字的誤差，對待測信號頻率f=20kHz而言，下

8、式成立:，則有這就是說，F(xiàn)PGA在采集相位差對應(yīng)的時間差時，至少要能分辨出0.278 s的時間間隔。為了兼顧計算的方便和時標信號獲得的方便，我們采用T0=0.1s，即f0=10 MHz的時鐘脈沖作為時標信號。當選定f0=10 MHz后，就可以確定FPGA采用的二進制數(shù)據(jù)的位數(shù)。對于待測信號頻率f=20 Hz而言，N1對應(yīng)取最大值。因為f=20 Hz時周期T=50ms，在50 ms內(nèi)對T0計數(shù)，計數(shù)值為N1=50ms÷0.1s=5×100000=500000，而218=262144，219=524288所以有218500 000219則FPGA 的二進制數(shù)據(jù)位數(shù)確定為19 b

9、it。第三章 系統(tǒng)硬件設(shè)計硬件電路的設(shè)計： 輸入的兩路正弦波由DDS產(chǎn)生，輸入電路起到波形變換及整形的功能。由于FPGA對脈沖信號比較敏感，而被測信號是周期相同、幅度和相位不同的兩路正弦信號，為了準確地測量出兩路正弦信號的相位差及其頻率，需要對輸入波形進行整形，使輸入信號變成矩形波信號，并送給FPGA進行處理。我們設(shè)計了整形輸入電路方案。本文采取的方案是使用單門限電壓比較器來完成，當輸入信號電壓每通過一次零時單門限電壓比較器的輸出就要翻轉(zhuǎn)一次，即比較器的輸出端將產(chǎn)生一次電壓跳變，它的正、負向幅度均受到供電電源的限制，因此，輸出電壓波形是具有正負極性的方波，這樣就完成了電壓波形的整形工作。這種方

10、案的電路圖如圖所示。 圖5 采用單門限電壓比較器的整形電路經(jīng)過整形的波形可按照上述的原理通過FPGA來實現(xiàn)相位差的測量以及頻率的測定。第四章 軟件系統(tǒng)設(shè)計一、 FPGA完成的任務(wù)由前面的敘述可知，在系統(tǒng)中，F(xiàn)PGA對整形后的兩路待測信號(AIN、BIN)進行數(shù)據(jù)采集。 (1) 對輸入的40 MHz時鐘脈沖clk進行4分頻，得到系統(tǒng)所需要的10 MHz時標信號clk。 (2) 19 bit的加1計數(shù)器counter，完成對clk的計數(shù)，以便分別得到與相位差對應(yīng)的時間差數(shù)據(jù)outcome1和待測信號的周期數(shù)據(jù)outcome2。由前面的分析可知，outcome1和outcome2都是19 bit的二

11、進制數(shù)據(jù)，時間單位為0.1 s。 (3)二分頻器divider實現(xiàn)對單一輸入信號的分頻，以測得信號的頻率。(4)為了實現(xiàn)第(2)點的功能,應(yīng)該要產(chǎn)生:計數(shù)器清零信號；計數(shù)器使能信號;其他控制信號的邏輯電路。二、FPGA芯片內(nèi)部電路框圖 根據(jù)對“FPGA完成的任務(wù)”討論，不難畫出FPGA芯片內(nèi)部的邏輯電路框圖，如圖所示。 圖6 邏輯電路框圖三、FPGA的Verilog程序及仿真結(jié)果（1） 分頻器divider源程序： module divider(clk_in,enable,reset,clk_out);input clk_in,enable,reset;output clk_out;reg c

12、lk_out;always (posedge clk_in) if(!reset) clk_out=1'b0; else if(enable) clk_out=!clk_out;initial clk_out=1'b0;endmodule仿真時序圖結(jié)果：圖7 分頻器仿真時序圖由時序圖可知輸出信號由輸入信號上升沿觸發(fā)對于輸入信號進行了二分頻。且仿真結(jié)果符合設(shè)計要求。（2）19位計數(shù)器counter 源程序： module counter(inclk,rst_n,en,out);input inclk,rst_n,en;output18:0 out;reg18:0 out,valu

13、e_r;always (posedge inclk or negedge rst_n) if(rst_n) value_r<=19'b0; else if(en) begin value_r<=value_r+19'h1; end else if(!en) begin out<=value_r; value_r<=0; endinitial value_r<=0;endmodule 仿真時序圖結(jié)果：圖8 計數(shù)器仿真時序圖 由上述的仿真時序圖可知我們將時鐘信號以及使能信號設(shè)置完之后，計數(shù)器就會在時鐘信號以及使能信號的作用下計數(shù)，本文仿真時，使能信號期

14、間，共有三個時鐘信號上升沿到達，則計數(shù)器計數(shù)值為3，當使能端為低電平時，計數(shù)器將計數(shù)值傳給寄存器，且計數(shù)器清零，最后的仿真結(jié)果寄存器out值也為3，由此可證19位計數(shù)器設(shè)計正確。（3）Top文件 源程序：module phase(AIN,BIN,outcome1,outcome2,rst_n,clk,en);input AIN,BIN,rst_n,clk,en;output 18:0outcome1,outcome2;wire AB,Aout;wire 18:0 out;xor u1(AB,AIN,BIN);divider(AIN,en,rst_n,Aout);counter cont2(cl

15、k,rst_n,Aout,outcome2);counter cont1(clk,rst_n,AB,outcome1);assign out=(outcome1*360)/outcome2;endmodule仿真時序圖： 圖8 TOP文件仿真時序圖由上述時序圖可知，我們在系統(tǒng)時鐘信號的觸發(fā)下，利用19位計數(shù)器計數(shù)器分別對分頻過的整形信號以及鑒相器輸出信號進行計數(shù)，然后利用語句out=(outcome1*360)/outcome2來求得角度。（4）系統(tǒng)技術(shù)時鐘產(chǎn)生 forever #50ns clock = clock;產(chǎn)生一個周期為100ns即頻率為10MHz的FPGA系統(tǒng)時鐘脈沖，但在仿真時可以利用仿真軟件時序圖產(chǎn)生時鐘脈沖，而不使用該語句。第五章 結(jié)束語 本文主要介紹了基于FPGA控制的低頻數(shù)字式相位測量儀的分析與設(shè)計，并實現(xiàn)了設(shè)計的最初要求與目的。通過了這次課程設(shè)計，基本掌