基于FPGA的自適應(yīng)濾波器的設(shè)計

1、摘 要自適應(yīng)濾波器是統(tǒng)計信號處理的一個重要組成部分。在現(xiàn)代濾波處理技術(shù)中，自適應(yīng)濾波器的處理效果尤為突出。在眾多濾波器中，特別是在一些對信號處理的實時性要求比較高，體積功耗有嚴格限制的場合,使用FPGA硬件實現(xiàn)的數(shù)字濾波器更為廣泛。本論文從自適應(yīng)濾波器研究的重要意義入手，介紹了線性自適應(yīng)濾波器的算法，對幾種基于最小均方誤差準則或最小平方誤差準則的自適應(yīng)濾波器算法進行研究，就濾波器的基本原理及設(shè)計方法做了簡單的介紹，最終設(shè)計基于FPGA的LMS算法設(shè)計復(fù)數(shù)自適應(yīng)濾波器，對設(shè)計方法進行敘述,并以VHDL語言編寫程序進行仿真測試。關(guān)鍵詞：自適應(yīng)濾波器；FPGA；自適應(yīng)算法LMS；有限沖激響應(yīng)濾波器

2、FPGA-based design of adaptive filterStudent:TAN xx Teacher:CHEN xxAbstract：Adaptive filter is a statistical signal processing as an important component. Processing technology in the modern filter, the adaptive filter, particularly in the treatment effect. Among the filters, especially in some of the

3、 real-time signal processing requirements of higher power, there are strict restrictions on the size of the occasion, the use of FPGA hardware to achieve a wider range of digital filters. In this paper, adaptive filter from the importance of research to start to introduce the linear adaptive filter

4、algorithm, based on several criteria MMSE or least square error criteria for the study of adaptive filter algorithm, it filters The basic principle and design method of a brief introduction, the final design of FPGA-based design of complex LMS adaptive filter algorithm, the design methods described,

5、 and VHDL languages in maxplus simulation test platform.Keywords: adaptive filter；FPGA；LMS adaptive algorithm；finite impulse response filter目 錄摘 要I1 緒論11.1 引 言12 自適應(yīng)算法研究及分析12.1 自適應(yīng)濾波基本概念12.2 變步長自適應(yīng)濾波算法22.3 仿射投影算法32.4 RLS自適應(yīng)濾波算法32.5 LMS算法及其推廣32.6小結(jié)63 濾波器原理介紹73.1 自適應(yīng)濾波器原理73.2 本文濾波器的工作原理84 基于FPGA的自適應(yīng)濾波

6、器的設(shè)計114.1 基本設(shè)計方法114.2 設(shè)計流程12設(shè)計準備13設(shè)計輸入13功能仿真14設(shè)計處理14時序仿真14器件編程測試144.3 自適應(yīng)濾波器設(shè)計15自適應(yīng)濾波器結(jié)構(gòu)16復(fù)數(shù)濾波器設(shè)計與實現(xiàn)18 基本設(shè)計準備19復(fù)數(shù)自適應(yīng)濾波器設(shè)計防真224.4小結(jié)245 結(jié)論25致 謝26參考文獻271 緒論1.1 引 言隨著信號處理技術(shù)的不斷發(fā)展，對信號處理速度的要求也不斷提高。由于受到目前技術(shù)水平的限制，特別是集成電路技術(shù)發(fā)展的限制，許多理論上已經(jīng)很成熟的信號處理算法很難得以實用，這里面一個最重要的原因是硬件速度問題。要求處理的信號形式越來越復(fù)雜，使得現(xiàn)代信號處理的方法大都以大數(shù)據(jù)量、高復(fù)雜度

7、為其主要特點。在這種情況下，尋找有效的實時信號處理方法是非常有必要和迫切的。而隨著數(shù)字信號處理技術(shù)的發(fā)展，可編程門陣列FPGA的應(yīng)用迅速的普及起來，F(xiàn)PGA具有高邏輯密度，高可靠性，用戶可編程以及可并行運算等特點，可縮短開發(fā)周期，降低成本，很好的同時滿足通用性和實時性要求。自1985年Xilinx公司推出的第一塊現(xiàn)場可編程邏輯器件至今，以FPGA為代表的數(shù)位系統(tǒng)現(xiàn)場集成獲得了驚人的發(fā)展，從最初1200個可編程邏輯門電路發(fā)展到到90年代的25萬個邏輯門電路。發(fā)展最早兩大著名FPGA廠商即是以FPGA器件系列為代表的Xilinx公司和以CPLD器件系列為代表的Altera公司。隨著集成電路技術(shù)和數(shù)

8、字信號處理技術(shù)的日新月異，F(xiàn)PGA技術(shù)以現(xiàn)場可編程、現(xiàn)場修改、現(xiàn)場驗證、現(xiàn)場實現(xiàn)的應(yīng)用優(yōu)勢，已經(jīng)躍升為電子電路應(yīng)用領(lǐng)域廣受歡迎的實用技術(shù)。2 自適應(yīng)算法研究及分析2.1 自適應(yīng)濾波基本概念自適應(yīng)濾波器一般可分為兩個部分，即濾波部分和自適應(yīng)更新部分:(l)其中濾波部分根據(jù)某結(jié)構(gòu)常用的可有FIR和IIR兩種濾波形式，IIR結(jié)構(gòu)的自適應(yīng)濾波器在運算的階數(shù)上要比FIR結(jié)構(gòu)的濾波器的階數(shù)要少，因而比相同性能的FIR池波器所需要本文最后討論的自適應(yīng)算法應(yīng)用是基于FIR濾波自適應(yīng)信號處理算法一般用來獲得有的運算里要少，但由于IIR結(jié)構(gòu)的濾波器在有限精度的條件下容易產(chǎn)生振蕩，具有不穩(wěn)定的特性，而且通過增加階數(shù)

9、，AR模型能夠?qū)RMA棋型進行近似的模擬，所以，關(guān)可調(diào)參數(shù)。使這些參數(shù)為變盈的目標函數(shù)在一定的約束條件下達到最優(yōu)。最常用的方法是基于估計誤差的平方值。然而在不同情況下它具有不盡相通的定義，從其準則上進行區(qū)分，自適應(yīng)處理方法可分為兩類:(a)隨機統(tǒng)計法，在隨機統(tǒng)計法中，準則包含了輸入數(shù)據(jù)的統(tǒng)計特性，算法的推導(dǎo)以估計誤差的平方的集平均或時平均(即均方誤差，MSE)為基礎(chǔ)，經(jīng)典的算法是LMS算法。(b)精確法，在精確法中，準則包含了已經(jīng)得到的真實確切的數(shù)據(jù)。滿足此類準則所用的技術(shù)常稱為遞歸最小平方(RLS)技術(shù)。本章中將對其中的一些算法進行綜述。2.2 變步長自適應(yīng)濾波算法所謂自適應(yīng)濾波器，就是利

10、用前一時刻己獲得的濾波器參數(shù)等結(jié)果，自動調(diào)節(jié)現(xiàn)時刻的濾波器參數(shù)，以適應(yīng)信號和噪聲未知的或隨時間變化的統(tǒng)計特性，從而實現(xiàn)最優(yōu)濾波。由Widrow和HOFF提出的最小均方誤差(LMS)算法，因其具有計算量小、易于實現(xiàn)等優(yōu)點而在實踐中被廣泛采用。根據(jù)自適應(yīng)濾波器的原理，LMS算法迭代公式為: y(n)=xT(n)w(n)，e(n)=d(n)-y(n)，W(n+1)=w(n)+2e(n)X(n)其中X(n)表示n時刻的輸入信號矢量;y(n)為自適應(yīng)濾波器的輸出信號;d(n)定義了期望信號;e(n)表示n時刻的誤差;W(n)表示n時刻的自適應(yīng)濾波器的權(quán)值; 是控制穩(wěn)定性和收斂速度的參量，稱之為步長。LM

11、S算法收斂的條件為:01/ max，max是輸入信號自相關(guān)矩陣的最大特征值。由于主輸入端不可避免地存在干擾噪聲，自適應(yīng)濾波算法將產(chǎn)生參數(shù)失調(diào)噪聲，減少步長因子可減少自適應(yīng)濾波算法的穩(wěn)態(tài)失調(diào)，提高算法的收斂精度，然而步長因子的減少將降低算法的收斂速度和跟蹤速度。因此，固定步長的自適應(yīng)濾波算法在收斂速度、時變系統(tǒng)跟蹤速度與收斂精度方面對算法調(diào)整步長的要求相互矛盾.為了克服這種矛盾，人們提出多種變步長自適應(yīng)算法。本文采用VSS-LMS的算法如下：y(n)=xT(n)W(n),e(n)=d(n)-y(n), w(n+l)=W(n)+2(n)e(n)x(n) (n+l)=a(n)+ye2(n) 當(dāng)(n+

12、l)Umax則(n+l)=Umax Umax一般選擇接近標準LMS不穩(wěn)定的步長點，以提供最大的可能的收斂速度;在穩(wěn)定狀況下，根據(jù)所預(yù)期的誤調(diào)水平和所要求的算法的跟蹤能力作出一個合適的選擇。其中，參數(shù)參數(shù)0a0。a:為步長的遺傳因子，主要決定算法的收斂時的步長值，y主要控制算法的跟蹤速度。在實際中a , y取值范圍分別為(0.95，0.99)和(0，0.001)。2.3 仿射投影算法2.4 RLS自適應(yīng)濾波算法RLS算法采用了在每個時刻對所有己輸入信號重估的平方誤差之和最小這樣的準則，它是對輸入信號的自相關(guān)矩陣Rxx(n)逆進行遞推估計更新，收斂速度快，其收斂性能與輸入信號的頻譜特性無關(guān)。但是，

13、RLS算法的計算復(fù)雜度很高，所需的存儲量極大，不利于實時實現(xiàn);倘若被估計的自相關(guān)矩陣Rxx(n)的逆失去了正定特性，還將引起算法的發(fā)散。2.5 LMS算法及其推廣LMS算法最早由Widrow和Hoff提出，是最簡單也是應(yīng)用最廣泛的一種自適應(yīng)算法。本章將介紹LMS算法的一些重要特性，以及在實際系統(tǒng)設(shè)計中所采用的LMS算法推廣形式。LMS算法介紹代價函數(shù)和誤差性能曲面自適應(yīng)算法的工作是依據(jù)某種誤差最小準則通過迭代來調(diào)整權(quán)重矢量。這里說的誤差是指濾波輸出和期望信號在某種意義下的距離。定義估計誤差e(n)為濾波器輸出和期望信號的差值，即e(n)=d(n)-y(n)=d(n)- XT(n)W(n)則最典

14、型的情況就是依據(jù)均方誤差（Mean Square Error,MSE）最小準則將權(quán)矢量的代價函數(shù)定義為(n )= E e2(n)其中E.表示取期望。將相關(guān)式代入。展開代價函數(shù)的表達式 (n )= E |d(n)- XT(n)W(n)|2=E d2(n)+WT (n)RW(n)-2PTW(n)其中R表示輸入信號的自相關(guān)矩陣R=E X (n )X T(n)P表示輸入信號和期望信號的互相關(guān)向量P =E X (n )d (n)W (n)表示權(quán)矢量，d (n)表示期望信號。LMS算法原理和性能分析LMS算法使用隨機梯度下降的方法實現(xiàn)代價函數(shù)最小化，具體地說，每次迭代時權(quán)矢量沿著誤差性能曲面的梯度估值的負

15、方向按一定比例對步長進行更新。由式可得代價函數(shù)的梯度為(n )= (n) = -2P+2RW(n) W(n)式中用到了自相關(guān)矩陣R和互相關(guān)向量P，而實際上這兩個參量只有對輸入信號和期望響應(yīng)的統(tǒng)計特性進行估計才能獲得。為了減小計算復(fù)雜度，用瞬時均方誤差的梯度e 2(n)作為均方誤差梯度的估值e2(n )= e2(n) = 2e(n) e(n) = -2e(n)x(n) W(n) W(n)由于E e2(n )= (n)，權(quán)矢量可以用一個簡單的迭代表達式來更新W(n+1)= W(n)-（/2）e2(n )= W(n)+e(n) x(n)其中代表迭代步長。這就是LMS算法，參數(shù)決定了算法的收斂速度以及

16、穩(wěn)態(tài)誤差。一個較大的可以產(chǎn)生很快的收斂速度，但在收斂到Wopt附近后將在一個較大范圍內(nèi)抖動而無法進一步收斂，即穩(wěn)態(tài)誤差較大；選擇較小的步長可以獲得較小的穩(wěn)態(tài)誤差，但同時收斂速度也較慢。事實上，步長的取值并不是任意的，其大小必須處于某一特定范圍，LMS算法才能收斂，即當(dāng)且僅當(dāng)步長滿足0 1/max時LimW(n)=Wopt上式為LMS算法的收斂條件。以下是LMS算法的穩(wěn)態(tài)特性分析：Widrow引入失調(diào)系數(shù)來描述算法的穩(wěn)態(tài)均方誤差對維納誤差的相對誤差，其中min=E2| eopt (n)|2為維納誤差。對于LMS算法來說，其失調(diào)系數(shù)可以表示為如下兩種形式 =Tr(R)= i=MPin式中的Pin表

17、示輸入信號功率。也就是說，濾波器階數(shù)越高，步長因子和信號功率越大，就使得失調(diào)系數(shù)越大。LMS濾波算法的一個完整描述如下所示：W(n+1)= W(n)+ e(n)U(n)e(n)=d(n)-y(n)y(n)=WT(n)U(n)最小均方誤差(LMS)算法是最簡單、應(yīng)用最廣泛的自適應(yīng)算法之一。LMS算法通過自適應(yīng)調(diào)節(jié)w(n)，使得殘余回波或平方誤差的期望值達到最小。事實上，LMs算法是依據(jù)最陡梯度法來更新濾波器系數(shù)w(n)的，為確保收斂，收斂因子應(yīng)滿足o2/max、(max、是Ex(n)*XT(n)的最大特征值)。由于LMS算法易于實現(xiàn)，同時，算法對有限寄存器長度造成的實現(xiàn)誤差不敏感，因此LMS算法

18、對于實際應(yīng)用來說具有相當(dāng)?shù)奈?。然而LMS算法的收斂速率依賴于Ex(n)* XT(n)特征值的發(fā)散程度。在實際應(yīng)用中，輸入信號往往是語音，而語音的特征值分布相對分散，因此LMS的收斂速度較慢，于是又出現(xiàn)了很多改進算法，比如滑動窗LMS算法，時域去相關(guān)LMS算法(DLMS)，NLMS算法，符號誤差算法，變步長算法等等。這些算法比基本的LMS算法在精度和收斂速度上有明顯的改進，計算量和基本LMS算法相當(dāng)。2.6小結(jié)本章主要對自適應(yīng)算法做了一些介紹以及性能分析。著重分析了常用的LMS算法和變步長濾波算法,在自適應(yīng)算法中,LMS算法較為突出,通過介紹分析,為后文濾波器設(shè)計提供一定的理論基礎(chǔ),3 濾波

19、器原理介紹3.1 自適應(yīng)濾波器原理濾波器是電子設(shè)備的一個常用的基本部件，人們對其已經(jīng)進行了廣泛的研究。濾波器研究的一個基本問題就是:如何設(shè)計和建立最佳或最優(yōu)的濾波器。所謂最佳濾波器是指能夠根據(jù)某一最佳準則進行設(shè)計的濾波器。20世紀40年代，維納奠定了關(guān)于最佳濾波器研究的基礎(chǔ)。假定線性濾波器的輸入為有用信號和噪聲信號之和，兩者均為廣義平穩(wěn)過程且已知它們的二階統(tǒng)計特性，根據(jù)最小均方誤差準則，得了最佳線性濾波器的參數(shù)波器獲得了極其廣泛的應(yīng)用。這種濾波器被稱為維納濾波器。維納濾波器在維納研究的基礎(chǔ)上，人們還研究了根據(jù)最大輸出信噪比準則、統(tǒng)計檢測準則以及其他最佳準則求得的最佳線性濾波器。但人們發(fā)現(xiàn)，在一

20、定條件下，這些最佳濾波器與維納濾波器是等價的。因而，討論最優(yōu)線性濾波器時，一般均以維納濾波器作為參考。要實現(xiàn)維納濾波，就要求:(l)輸入信號是廣義平穩(wěn)的;2)輸入信號的統(tǒng)計特征是已知的。根據(jù)其他最佳準則的濾波器亦有同樣要求。然而，由于輸入過程取決于外界的信號、干擾環(huán)境，這種統(tǒng)計特性常常是未知的、變化的，因而不能滿足上述兩個要求。在這種情況下，促使人們研究自適應(yīng)濾波器。濾波器研究的一個基本問題是:如何建立最佳或最優(yōu)的濾波器。根據(jù)最小均方誤差準則，20世紀40年代維納求得了最佳線性濾波器的參數(shù)，這種濾波器稱為維納濾波器。然而，只有對信號和噪聲的統(tǒng)計特性先驗已知的情況下，維納濾波器才能獲得最優(yōu)濾波。

21、遺憾的是在實際應(yīng)用中，常常無法得到這些統(tǒng)計特性的先驗知識;或者，統(tǒng)計特性是隨時間變化的。因此用維納濾波器實現(xiàn)不了最優(yōu)濾波。在這種情況下，自適應(yīng)濾波能夠提供卓越的濾波性能。所謂自適應(yīng)濾波器，就是利用前一時刻己獲得的濾波器參數(shù)的結(jié)果，自動地調(diào)節(jié)現(xiàn)時刻的濾波器參數(shù)，以適應(yīng)信號和噪聲未知的或隨時間變化的統(tǒng)計特性，從而實現(xiàn)最優(yōu)濾波。自適應(yīng)濾波器具有“自我調(diào)節(jié)”和“跟蹤”能力。自適應(yīng)濾波器可以分為線性自適應(yīng)濾波器和非線性自適應(yīng)濾波器。非線性自適應(yīng)濾波器包括Vofterra濾波器和基于神經(jīng)網(wǎng)絡(luò)的自適應(yīng)濾波器。非線性自適應(yīng)濾波器具有更強的信號處理能力。但是，由于非線性自適應(yīng)濾波器的計算較復(fù)雜，實際用得最多的仍

22、然是線性自適應(yīng)濾波器如圖3.1所示。未知系統(tǒng) 自適應(yīng)濾波v(n)y(n)d(n)x(n)e(n)圖3.1 自適應(yīng)濾波器原理圖w(n)表示自適應(yīng)濾波器在時刻n的權(quán)矢量，用X(n)=x(n)x(n+l)x(n-N+l)T表示n時刻輸入信號矢量，W(n)=w0(n) w1 (n)wN-1 (n)表示n時刻N階自適應(yīng)濾波器的權(quán)系數(shù)，d(n)是期望信號，e(n)是誤差信號，v(n)是主端輸入干擾信號。根據(jù)自適應(yīng)濾波算法優(yōu)化準則J(n)=n-1 |e(i)|2的不同，自適應(yīng)濾波算法可以分為兩類最基本的算法:最小均方誤差(LMS)算法和遞推最小二乘(RLS)算法。基于最小均方誤差準則，LMS算法使濾波器的輸

23、出信號與期望輸出信號之間的均方誤差Ee2(n)最小?；谧钚《藴蕜t，RLS算法決定自適應(yīng)濾波器的權(quán)系數(shù)向量w(n)使估計誤差的加權(quán)平方和最小。其中為遺忘因子，且01.由此兩準則衍生出許多不同的自適應(yīng)濾波算法。自適應(yīng)濾波算法廣泛應(yīng)用于系統(tǒng)辨識、回波消除、自適應(yīng)譜線增強、自適應(yīng)信道均衡、語音線性預(yù)測、自適應(yīng)天線陣等諸多領(lǐng)域中。3.2 本文濾波器的工作原理數(shù)據(jù)選擇器C1SELX（n）寄存器A2移位寄存器A1數(shù)據(jù)選擇器C1乘法器D1累加器E1寄存器G1減法器F寄存器G2乘法器D2移位寄存器B數(shù)據(jù)選擇器C1CLOCKstartClk1D(n)Clk2CS2CLOCK2圖3.2 自適應(yīng)濾波器電路結(jié)構(gòu)圖如

24、圖3.2,移位寄存器A1和寄存器A2用于存放輸入數(shù)據(jù)x(n)，移位寄存器B中存放的是權(quán)系數(shù)。當(dāng)采樣的輸入信號x(n)準備好以后，應(yīng)發(fā)出一個準備好的信號READY給濾波電路的控制器，它可以開始濾波了。下面將介紹濾波器從READY信號有效到濾波完畢這一過程中控制信號的值以及各寄存器的狀態(tài)。(1)READY上升沿出現(xiàn)到T1狀態(tài)來臨之前。這個時間段，外部采樣好的數(shù)據(jù)x(n)還沒有被送入到移位寄存器A1中，因此A1中存放的數(shù)據(jù)由左至右依次為x(n-1)、x(n-2)、x(n-3)、x(n-4)、x(n-5)、x(n-6)、x(n-7)和x(n-8)；寄存器A2中存放的數(shù)據(jù)是x(n-9)；移位寄存器B中存

25、放的是w(n,0)、w(n,1)、w(n,2)、w(n,3)、w(n,4)、w(n,5)、w(n,6)和w(n,7)；寄存器G1中存放的是y(n-1)；G2中存放的是e(n-1)。移位寄存器A1與寄存器A2的片選信號CS1從高電平變?yōu)榈碗娖剑ǖ碗娖接行В?；?shù)據(jù)選擇器C1的控制信號SEL維持低電平，C1選擇的是外部送進來的采樣信號x(n)；累加器E1的清零信號在T1上升沿到來之前把E1清零；移位寄存器B的片選信號CS2與累加器E1的片選信號CS3此時都為無效。這樣，一旦T1到來，外部送來的采樣信號x(n)被送進移位寄存器A1的最左端，與此同時，A1中的數(shù)據(jù)均自左向右移一位，x(n-8)被這個上升

26、沿送入寄存器A2。濾波器中的其他寄存器此時都不發(fā)生動作。(2)T1狀態(tài)。這期間各寄存器的狀態(tài)不難由T1的上升沿動作推測出來，移位寄存器A1中存放數(shù)據(jù)由左至右依次為x(n)、x(n-1)、x(n-2)、x(n-3)、x(n-4)、x(n-5)、x(n-6)與x(n-7)；寄存器A2中存放的數(shù)據(jù)是x(n-8)；移位寄存器B中存放的是w(n,0)、w(n,1)、w(n,2)、w(n,3)、w(n,4)、w(n,5)、w(n,6)和w(n,7)；寄存器G1中存放的是y(n-1)；G2中存放的是e(n-1)。進入T1狀態(tài)以后，A1與A2的片選信號CS1繼續(xù)有效；數(shù)據(jù)選擇器C1的控制信號SEL變?yōu)楦唠娖剑?/p>

27、C1選擇的是A1最右端送過來的數(shù)據(jù)x(n-7)；移位寄存器B的片選信號CS2與累加器E1的片選信號CS3變?yōu)橛行?；累加器的清零信號CLR變?yōu)楦唠娖?，乘法器D1完成乘法運算x(n-7)w(n,7)，累加器完成加法運算，等到T2上升沿將加法結(jié)果送入累加器中的寄存器。同時由乘法器D2、數(shù)據(jù)選擇器C2以及加法器E2對權(quán)系數(shù)w(n,7)進行更新。T1狀態(tài)結(jié)束時，加法器E2輸出的數(shù)據(jù)是w(n,7)+2x(n-8)e(n-1)，T2上升沿將其送入移位寄存器B，完成w(n,7)的更新。(3)T2、T8狀態(tài)。這七個狀態(tài)濾波器的運行狀況與T1狀態(tài)完全一致，不同的是個寄存器存放的數(shù)據(jù)。濾波器的運算情況這里不在復(fù)述。

28、(4)T9狀態(tài)。在一個運算周期的前8個時鐘內(nèi)，y(n)已經(jīng)計算完畢，w(n,0)w(n,7)也被更新完畢，T9的上升沿將累加器內(nèi)部的加法器計算結(jié)果y(n)送入其內(nèi)部的寄存器，同時將更新后的w(n,0)送入B，權(quán)系數(shù)至此完全被更新。此后寄存器G的時鐘信號CLK1將y(n)送入G，寄存器G2的時鐘信號CLK2將減法器F計算的誤差e(n)送入G2。T4狀態(tài)還必須調(diào)整控制信號，為下個運算做準備。A1與A2的片選信號CS1，B的片選信號CS2，累加器的片選信號CS3都變?yōu)闊o效；數(shù)據(jù)選擇器C1的控制信號SEL變?yōu)榈碗娖?，C1再次選擇外部送進來的采樣信號。累加器E1的清零信號CLR變?yōu)榈碗娖?。此后，濾波器進

29、入等待狀態(tài)，知道下一個READY信號的上升沿到來才使它重新啟動工作。4基于FPGA的自適應(yīng)濾波器的設(shè)計現(xiàn)場可編程門陣列(FPGA,Field Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VLSI)技術(shù)和計算機輔助設(shè)計(CAD)技術(shù)發(fā)展的結(jié)果。FPGA器件集成度高、體積小、具有通過用戶編程實現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計者利用基于計算機的開發(fā)平臺，經(jīng)過設(shè)計輸入、仿真、測試和校驗，直至達到預(yù)期的結(jié)果。使用FPGA器件可以大大縮短系統(tǒng)的研制周期，減少資金的投入。更吸引人的是，采用FPGA器件可以將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品，從而降低了功耗，提高了可靠性，同時還

30、可以很方便地對設(shè)計進行在線修改。FPGA器件成為研制開發(fā)的理想器件，特別適用于產(chǎn)品的樣機開發(fā)和小批量的生產(chǎn)，因此有人也把FPGA稱為可編程的ASIC。如今，F(xiàn)PGA器件廣泛應(yīng)用于通信、自動控制、信息處理等諸多領(lǐng)域，越來越多的電子設(shè)計人員在使用FPGA，熟練掌握FPGA設(shè)計技術(shù)已經(jīng)是對電子設(shè)計工程師的基本要求。4.1 基本設(shè)計方法傳統(tǒng)的系統(tǒng)硬件電路設(shè)計方法在EDA出現(xiàn)以前，人們采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計系統(tǒng)。傳統(tǒng)的硬件電路采用自下而上（Bottom Up）的設(shè)計方法。其主要步驟是：根據(jù)系統(tǒng)對硬件的要求，詳細編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖：然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進

31、行分化，合理地劃分功能模塊，并畫出系統(tǒng)功能框圖；接著就是進行各功能的細化和電路設(shè)計；各功能模塊電路設(shè)計調(diào)試完畢以后，將各功能模塊的硬件電路連接起來，再進行系統(tǒng)的調(diào)試；最后完成整個系統(tǒng)的硬件電路設(shè)計。從上述過程可以看到，系統(tǒng)硬件的設(shè)計是從選擇具體邏輯元器件開始的，并用這些元器件進行邏輯電路設(shè)計，完成系統(tǒng)各獨立功能模塊設(shè)計，然后再將各功能模塊連接起來，完成整個系統(tǒng)的硬件設(shè)計。上述過程從最底層設(shè)計開始，到最高層設(shè)計完畢，故將這種設(shè)計方法稱為“自下而上”的設(shè)計方法。傳統(tǒng)的自下而上的硬件電路設(shè)計方法主要特征如下：1)采用通用的邏輯元器件；2)在系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試；3)主要設(shè)計文件是電原理圖

32、；2.新興的EDA硬件電路設(shè)計方法隨著大規(guī)模專用集成電路的開發(fā)和研制，為了提高開發(fā)的效率和增加已有開發(fā)成果的可繼承性，以及縮短開發(fā)時間，各種新興的EDA工具開始出現(xiàn)，特別是硬件描述語言HDL（Hardware Description Language）的出現(xiàn)，使得傳統(tǒng)的硬件電路設(shè)計方法發(fā)生了巨大變革，新興的EDA設(shè)計方法采用了自上而下（TopDown）的設(shè)計方法。所謂自上而下的設(shè)計方法，就是從系統(tǒng)要求出發(fā)，自上而下的逐步將設(shè)計內(nèi)容細化，最后完成系統(tǒng)的整體設(shè)計。各公司的EDA工具基本上都支持兩種標準的HDL，分別是VDHL和Verilog HDL。利用HDL語言對系統(tǒng)硬件電路的自上而下設(shè)計一般分

33、為三個層次，如圖4.1所示：規(guī)格設(shè)計行為級描述行為級防真RLT級描述輸出門級網(wǎng)表門級防真，定時檢查邏輯綜合優(yōu)化RLT級防真圖4.1 自上而下設(shè)計系統(tǒng)硬件的過程圖第一層次為行為描述，它是對整個系統(tǒng)的數(shù)學(xué)模型的描述。第二層次是寄存器傳輸描述RTL（又稱數(shù)據(jù)流描述）。第三層次是邏輯綜合。EDA自上而下的設(shè)計方法具有以下特點：1)電路設(shè)計更趨合理；2)采用系統(tǒng)早期仿真，從而可以在系統(tǒng)設(shè)計早期發(fā)現(xiàn)設(shè)計中存在的問題, 這樣就可以大大縮短系統(tǒng)的設(shè)計周期，降低費用；3)降低了硬件電路設(shè)計難度，采用HDL語言，可免除編寫邏輯表達式或真值表的過程，令設(shè)計難度大幅度下降，從而也縮短了設(shè)計周期；4)主要設(shè)計文件是用H

34、DL語言編寫的源程序。4.2 設(shè)計流程可編程邏輯器件的設(shè)計是利用EDA開發(fā)軟件和編程工具對器件開發(fā)的過程。高密度復(fù)雜可編程邏輯器件的設(shè)計流程如下圖所示。它包括設(shè)計準備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真和器件編程及測試等七個步驟。設(shè)計準備在系統(tǒng)設(shè)計之前，首先要進行方案論證、系統(tǒng)設(shè)計和器件選擇等準備工作。一般采用自上而下的設(shè)計方法，也可采用傳統(tǒng)的自下而上的設(shè)計方法。如圖4.3所示：設(shè)計準備設(shè)計輸入（原理圖，硬件描述語言，波形圖）設(shè)計處理（優(yōu)化，綜合適配，分割布局，布線）器件編程器件測試時序防真功能防真圖4.2方案圖設(shè)計輸入將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過

35、程稱為設(shè)計輸入。設(shè)計輸入通常有以下集中形式：1)原理圖輸入方式2)硬件描述語言輸入方式3)波形輸入方式功能仿真也叫做前仿真。用戶所設(shè)計的電路必須在編譯之前進行邏輯功能驗證，此時的仿真沒有延時信息，對于初步的功能檢測非常方便。仿真中如發(fā)現(xiàn)錯誤，則返回設(shè)計輸入中修改邏輯設(shè)計。設(shè)計處理是器件設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。主要有：1)語法檢查和設(shè)計規(guī)則檢查2)邏輯優(yōu)化和綜合3)適配和分割4)布局和布線時序仿真又稱后仿真或延時仿真。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設(shè)計處理以

36、后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能，以及檢查和消除競爭冒險等是非常有必要的。時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。自適應(yīng)濾波器的FPGA實現(xiàn)根據(jù)圖中LMS自適應(yīng)FIR濾波器的計算機過程及實現(xiàn)的功能,系統(tǒng)主要有7大部分組成 ,控制模塊、輸入輸出接口模塊、濾波模塊、權(quán)值更新模塊、步長調(diào)整模塊、誤差計算模塊和數(shù)據(jù)存儲模塊,其功能圖如圖4.4所示：控制模塊輸入模塊權(quán)值更新模塊誤差計算模塊FIR濾波輸出模塊步長調(diào)整模塊存儲模塊圖4.3方框圖（1）控制模塊主要初始化各模塊 產(chǎn)生控制信號 控制各模塊特定的功能。如負責(zé)數(shù)據(jù)存儲地址分配、數(shù)據(jù)輸入輸出控制功能,根據(jù)外部

37、輸入的幀時鐘生成數(shù)據(jù)存儲模塊讀取數(shù)據(jù)的讀寫地址等（2）輸入輸出接口模塊主要實現(xiàn)輸入輸出接口協(xié)議,使數(shù)據(jù)并行輸入串行輸出。（3）濾波模塊實現(xiàn)FIR算法和抽頭系數(shù)調(diào)整 FIR算法得到 Y（n）,其主要實現(xiàn)一個卷積運算,即Y(n)=W(n)X(n);抽頭系數(shù)調(diào)整算法利用己修改的單個抽頭系數(shù)的值來更新其它存儲在LUT中的抽頭系數(shù)的組合和。（4）誤差計算模塊主要根據(jù)當(dāng)前輸入的數(shù)據(jù)和從數(shù)據(jù)存儲模塊中讀取的數(shù)據(jù)對該路信號進行處理,并產(chǎn)生權(quán)值更新模塊所需的數(shù)據(jù)。（5）步長調(diào)整模塊主要根據(jù)數(shù)據(jù)處理模塊的輸出對該路步長進行調(diào)整,同時把它們存入數(shù)據(jù)存儲模塊。（6）權(quán)值更新模塊主要根據(jù)數(shù)據(jù)處理模塊的輸出對該路信號的數(shù)

38、據(jù)和權(quán)值進行更新,同時把它們存入數(shù)據(jù)存儲模塊。（7）刀數(shù)據(jù)存儲模塊主要存儲各路信號的處理數(shù)據(jù) 包括該路信號的增益、權(quán)值和步長,該路信號的上一個時刻的數(shù)值等。利用VHDL 硬件描述語言編寫程序,在 平臺對運算單元進行綜合和功能仿真。4.3 自適應(yīng)濾波器設(shè)計用FPGA來實現(xiàn)自適應(yīng)濾波器，最理想的算法是最小均方（LMS）算法，其輸出信號y(n)、輸出誤差e(n)的計算公式為：y(n)=w(n)xT(n)e(n)=d(n)-y(n)=d(n)-w(n)xT(n)其中，x(n)表示第n個時刻輸入信號向量，x(n)=x(n),x(n-1) .x(n-M+1)，M為濾波器的階數(shù)，d(n)表示第n個時刻的輸入

39、期待響應(yīng)，y(n)、e(n)分別表示第n個時刻的輸出信號與輸出誤差，w(n)表示n時刻權(quán)系數(shù)向量，w(n)=w(n,0)，w(n,1)w(n,M-1)。權(quán)系數(shù)是不斷更新的，權(quán)系數(shù)的更新使用下式：w(n+1)=w(n)+-(n)式中表示收斂因子，自適應(yīng)濾波器收斂的條件是0 1/(2max)其中：max是輸入信號的自相關(guān)矩陣Rxx的最大特征值；(n)表示n時刻的均方誤差梯度，它的精確計算十分困難，通常使用一種非常有效的近似(n)-2(n)x(n)此時，權(quán)系數(shù)的更新可以表示為 w(n +1)=w(n)+2e(n)x(n)用上式權(quán)系數(shù)可以非常方便的更新，但是有一個問題：對當(dāng)前的權(quán)系數(shù)進行更新，必須知道

40、當(dāng)前時刻的誤差信號e(n)，顯然必須在輸出信號y(n)與誤差信號e(n)計算完畢后才能進行權(quán)系數(shù)的更新；換言之，權(quán)系數(shù)的更新與濾波（y(n)的計算）不能同步進行。如果能夠?qū)崿F(xiàn)權(quán)系數(shù)的更新與濾波同步進行，那么在濾波的同時權(quán)系數(shù)也被更新了，這樣，自適應(yīng)濾波器的濾波速度將提高將近一倍，這是我們所期待的。為了實現(xiàn)這一點，必須對LMS算法進行改進。權(quán)系數(shù)的更新之所以不能與濾波同步進行是由式w(n +1)=w(n)+2e(n)x(n)決定的，如果將式w(n +1)=w(n)+2e(n)x(n)中的e(n)改成e(n-1)后，自適應(yīng)算法還能成立，權(quán)系數(shù)更新與y(n)的計算就能夠同步進行了。改進后的權(quán)系數(shù)更新

41、方程為：w(n +1)=w(n)+2e(n-1)x(n-1) 式中，2e (n-1)x(n-1)為n-1時刻均方誤差梯度的近似形式。這部分內(nèi)容設(shè)計一個8階自適應(yīng)濾波器，如圖4.5所示。圖中，A1、B、C1、D1、E1、G1用于計算輸出信號y(n)（即濾波器的追蹤部分），由于在運算過程中，累加器的內(nèi)容不斷變化，等運算完畢以后，才等于輸出信號y(n)。要保存y(n)的值，必須提供一個寄存器，它就是下圖中的寄存器G1。F用于產(chǎn)生輸出誤差e(n)，并將誤差鎖存在寄存器G2中，以供更新權(quán)系數(shù)只用；A1、A2、B、C2、D2、E2用于更新權(quán)系數(shù)（即濾波器的訓(xùn)練部分），更新過程中采用的誤差為上一次計算所產(chǎn)生

42、的并保存在寄存器G2中的誤差e(n-1)。數(shù)據(jù)選擇器C1SELX（n）寄存器A2移位寄存器A1數(shù)據(jù)選擇器C1乘法器D1累加器E1寄存器G1減法器F寄存器G2乘法器D2移位寄存器B數(shù)據(jù)選擇器C1CLOCKstartClk1D(n)Clk2CS2CLOCK2圖4.4自適應(yīng)濾波器結(jié)構(gòu)從上圖中可以看出，x(n-1)與e(n-1)相乘用的是乘法器，但是二者的乘積與2相乘，使用一個數(shù)據(jù)選擇器來實現(xiàn)。這是因為2為收斂因子的兩倍，通常數(shù)值遠小于1，只要滿足收斂條件，它的值大一點或者小一點對濾波效果影響并不是很明顯，因此可以考慮它只取諸如以下的一系列分立的值：1/2 1/4 1/8 1/16 1/2n 這樣就可

43、以通過移位運算來代替乘法運算，從而大大減少電路所耗的硬件資源；不僅如此，由于這樣實現(xiàn)起來電路的延時遠小于一個乘法器的延時，用數(shù)據(jù)選擇器代替乘法器可以很大程度上提高濾波器的最高采樣頻率。一般的自適應(yīng)濾波器的操作模式包括訓(xùn)練（Training）、追蹤（Tracking）兩個模式。首先，在發(fā)射端傳送固定長度的訓(xùn)練序列，其典型序列為虛擬隨機序列。則濾波器便可從輸入訊號搭配已知的序列，利用回歸演算法，去計算濾波器的系數(shù)，以補償傳輸通道所造成的衰減。在這節(jié)中，我們將假設(shè)濾波器已經(jīng)進入了追蹤模式，進行濾波。在此基礎(chǔ)上，我們采用FIR架構(gòu)設(shè)計一個復(fù)數(shù)濾波器。在色散信道上傳輸二進制數(shù)據(jù)的通信系統(tǒng)自適應(yīng)均衡中，需

44、要復(fù)數(shù)LMS算法的經(jīng)典模型。為了便于在信道上傳輸數(shù)據(jù)，應(yīng)采用某種調(diào)制形式，以使發(fā)送信號的頻譜落在信道的帶寬之內(nèi)。此外，為了使頻譜有效，要使用諸如QPSK或QAM等調(diào)制技術(shù)，這里信道輸出的基帶信號是復(fù)數(shù)形式，所以需要使用復(fù)數(shù)LMS算法。其模型流圖如圖所示。流圖說明，一個復(fù)數(shù)LMS算法等效于一組它們之間具有交叉耦合的四個實數(shù)LMS算法。對于FIR系統(tǒng)，系統(tǒng)函數(shù)只有零點，其差分方程如下：dR(n)Er(n)Wi(n)Wr (n)Wi(n)Wi(n)yR(n)dR(n)Er(n)xR(n)xi(n)圖4.5 直接式FTR結(jié)構(gòu)由式即可繪出直接式FIR結(jié)構(gòu)如圖4.5所示。此種結(jié)構(gòu)也可稱為頭式延遲線結(jié)構(gòu)，俗

45、稱為橫向濾波器結(jié)構(gòu)。如果以VLSI實現(xiàn)復(fù)雜度為參考量，橫向濾波器的結(jié)構(gòu)較為優(yōu)越，因此本設(shè)計FIR架構(gòu)采用橫向濾波為基礎(chǔ)衍生至LTE和DFE架構(gòu)。LTE如圖所示，其相關(guān)式子如下：z-1z-1z-1z-1X(n)h(M)h(M-1)h(2)h(0) h(1)y(n)圖4.6在FIR眾多架構(gòu)中，以橫向濾波器的結(jié)構(gòu)最為簡單。但是仔細觀察圖4.7,倘若N階的FIR則需要N個乘法器與加法器，推導(dǎo)至我們設(shè)計的復(fù)數(shù)濾波器,則需要4N個乘法器和2N個加法器，如此大的晶片面積，將導(dǎo)致成本增加。在這里，我們提出一個回路的方式來設(shè)計濾波器，如下圖所示。這種方式設(shè)計FIR濾波器，對于實數(shù)濾波器來說，只需要一個乘法器和累

46、加器，并且可以通過一個簡單的計數(shù)器來控制階數(shù)，達到階數(shù)可編程的目的xKCN-K-1DDxK-1CN-K-2CN-K-1圖4.7基本設(shè)計準備 1.確定系統(tǒng)接口濾波器可以通過全并行方式、全串行方式以及并行和串行相結(jié)合的方式來設(shè)計。這里采用上述的第三種方式，即具體操作運算采用并行的方式，也就是濾波器中的加法器和乘法器采用并行結(jié)構(gòu)。但是整個運算過程，采用串行方式。輸入的數(shù)據(jù)線有兩個，分別為X_data_in，W_coef_in，都為16位，輸入包括實部和虛部，采用串行的方式輸入。輸出的結(jié)果為32位，也包括實數(shù)和虛部，同樣采用串行方式輸出。其他需要輸入的控制信號包括：startop:啟動信號；Clk：系

47、統(tǒng)時鐘；Clr：復(fù)位信號。輸出信號包括：Y_out：32位數(shù)據(jù)輸出；Done：輸出狀態(tài)，運算正常結(jié)束；Busy：輸出狀態(tài)，系統(tǒng)忙；Errors：輸出狀態(tài)，運算錯誤。最終系統(tǒng)的接口設(shè)計如下接口設(shè)計圖4.11所示。Y outX data inW cofe inclkclr1632donebusyErrrors圖4.8 系統(tǒng)接口設(shè)計2.系統(tǒng)劃分可編程濾波器其主要元件有ROM、RAM、乘法器、累加器、加法器、判決電路、系數(shù)調(diào)整元件以及控制電路。下面按照LTE的運算順序一一地對每個模組作進一步介紹。兩個RAM作為輸入，分別用來存放抽頭輸入x(n)和抽頭權(quán)值w(n)，由控制信號X_ram_we和W_ram

48、_we來控制信號的寫入。其中X_RAM用來產(chǎn)生信號的延遲，W_RAM存放FIR每個Tap的抽頭權(quán)值，其輸入W_coef_in為系數(shù)更新模組的輸出，其輸出為更新后的抽頭權(quán)值。4個16位鎖存器，分別用來存放x(n)和w(n)的實部和虛部，分別由實部使能信號Latch_re和虛部使能信號Latch_im控制鎖存，這兩個信號由控制部分提供。2個16位的2選1選擇器用來選擇乘法操作的操作數(shù)，由乘數(shù)選擇信號Mux_sel_a和Mux_sel_b來控制，兩個信號的四種組合00、11、01、10可以完成實部和虛部之間4個乘法運算，這兩個信號也由控制部分來提供。乘法器的輸出為32位，輸出先后順序為R(x)R(w

49、)，I(x)I(w)，R(x)I(w)，I(x)R(w)，前兩項為最終結(jié)果的實數(shù)值，后兩項為虛數(shù)值。四項依順序存放到兩個32位的鎖存器，進行加減運算。加法器的結(jié)果存放到兩個32位的鎖存器中，分別存放結(jié)果的實部和虛部。實部和虛部分別送到兩個累加器中進行累加。累加器的輸出分別為最終結(jié)果的實部和虛部，籍由一個2選1選擇器，可以輸出最終結(jié)果，并輸入判決電路。通過判決電路，可以得到期望的輸出值。倘若系統(tǒng)已經(jīng)完成了訓(xùn)練模式，進入追蹤模式，則此模組的輸出在理論上就等于系統(tǒng)發(fā)送端經(jīng)過濾波所得的信號，這樣，就達到了信號恢復(fù)的功能。減法器的功能是獲得誤差信號ke，最終通過ke調(diào)整FIR的系數(shù)，使系數(shù)逼近最佳權(quán)重。

50、ke輸入系數(shù)更新電路，獲得更新后的系數(shù)存放在W_RAM中，系數(shù)更新電路的輸入還有前一個信號時間的系數(shù)kw和信號值kx，步長參數(shù),籍由等式(4-11)進行運算獲得當(dāng)前的信號系數(shù)w。系統(tǒng)的控制部分和運算部分之間的連接見圖4.13。圖中表明了兩個部分之間需要的控制信號，這些信號在VHDL描述時，定義為內(nèi)部的SIGNAL。圖4.9是整個系統(tǒng)的分解結(jié)果，32位的鎖存器由4個8位鎖存器組成，8位的鎖存器由D觸發(fā)器構(gòu)成，數(shù)據(jù)選擇器有16位的和32位的，在圖中沒有區(qū)分。FIR濾波器（濾波模式）控制部分運算部分加法器乘法器32位鎖存器選擇器8位鎖存器D位鎖存器圖4.9 系統(tǒng)分析結(jié)果圖防真圖4.10 8階LMS自

51、適應(yīng)濾波器設(shè)計圖圖4.10使用DSPBuilder設(shè)計的8階LMS自適應(yīng)濾波器，更高階的濾波器可以通過級連實現(xiàn)67設(shè)計是根據(jù)自適應(yīng)濾波器的原理，使用DSPBuilder提供的模塊連接而成測試的數(shù)據(jù)為一段語言信號，在Windows下采集以后由MATLAB讀入，并且保存為mat文件然后使用MATLAB的濾波器模塊生成了一個濾波器模型，將測試數(shù)據(jù)通過濾波器以后作為自適應(yīng)濾波器的參考信號首先在MATLAB下仿真，通過以后可以編譯、適配、將設(shè)計變?yōu)橛布崿F(xiàn)，然后可以進行后仿真或下載到硬件實現(xiàn)設(shè)計中所有外部的信號輸入、輸出DSPBuilder的模塊之前，必須經(jīng)過Input Port和Output Port

52、，相當(dāng)于經(jīng)過FPGA的I/O口DSPBuilder的庫里提供了大量的可以直接轉(zhuǎn)換為硬件的模塊在這些模塊當(dāng)中，各種總線操作模塊對于數(shù)字信號處理有著比較重要的作用信號的乘加運算會導(dǎo)致數(shù)據(jù)位數(shù)的擴展，用戶在設(shè)計信號處理系統(tǒng)時，一定要仔細分析輸入數(shù)據(jù)的動態(tài)范圍，避免不必要的數(shù)據(jù)精度，同時要注意小數(shù)點的位置，以免溢出中間結(jié)果和輸出結(jié)果可以用數(shù)據(jù)截位，數(shù)據(jù)重解釋等部件進行處理這些工作直接使用HDL編碼是較為繁瑣的，在DSPBuilder中則顯得相對簡單例如在圖的設(shè)計中，輸入數(shù)據(jù)的格式為10位，小數(shù)點在第9位和第8位之間，輸入信號欲轉(zhuǎn)化為整數(shù)，以避免處理小數(shù)這種情況下可以使用數(shù)字增益模塊（實際上是常數(shù)乘法器），或者移位器來實現(xiàn)，最簡單的方法是使用總線重解