三值ECL基本觸發(fā)器電路的設(shè)計與仿真

1、目錄摘要2Abstract3第1章4緒論41.1多值ECL邏輯電路設(shè)計的研究意義41.2 ECL電路及三值ECL觸發(fā)器的研究現(xiàn)狀5第二章72.1開關(guān)信號理論72.1.1開關(guān)變量和開關(guān)代數(shù)72.1.2信號變量和信號代數(shù)72.1.3.結(jié)聯(lián)運算82.1.4.聯(lián)結(jié)運算92.2差動電流開關(guān)理論92.3ECL電路的互補對偶特性10第三章123.1普通ECL電路123.2差分ECL電路143.3修正反饋ECL電路(MFECL)153.4直接比較ECL電路16第四章184.1傳統(tǒng)鎖存器設(shè)計方法184.2互補對偶結(jié)構(gòu)的鎖存器開關(guān)級設(shè)計194.2.1.D型鎖存器電路中的串聯(lián)結(jié)構(gòu)194.2.2.D型鎖存器電路中的并

2、聯(lián)結(jié)構(gòu)204.3鎖存器的電路結(jié)構(gòu)204.3.1互補對偶型204.3.2直接比較型21第五章235.1三值主從存儲型觸發(fā)器235.1.1電路結(jié)構(gòu)235.1.2直接比較型電路結(jié)構(gòu)245.2三值時鐘競爭型觸發(fā)器275.2.1電路結(jié)構(gòu)275.2.2直接比較型電路結(jié)構(gòu)及模擬結(jié)構(gòu)分析28致 謝31參考文獻32摘要論文主要對發(fā)射極耦合邏輯電路的特性、結(jié)構(gòu)展開了理論研究，并對三值ECL基本觸發(fā)器進行了電路的設(shè)計與仿真。在ECL電路特性部分，論文概要敘述了以多值ECL電路開關(guān)級設(shè)計的為理論基礎(chǔ)，并從ECL電路特有的互補對偶特性出發(fā)，指出了分析了晶體管對的兩個開關(guān)變量的不獨立性及互補對偶特性。在ECL電路結(jié)構(gòu)部分

3、，首先介紹了ECL電路的改進和發(fā)展，分別對普通ECL電路、差分ECL電路、修正反饋ECL(MFECL)電路的電路結(jié)構(gòu)特點、性能特點進行做了簡單的介紹和分析。在差分ECL電路以及MFECL電路的基礎(chǔ)上提出了適合三值ECL電路設(shè)計的直接比較型ECL電路，直接比較型ECL該電路是三值邏輯ECL電路中的反饋型差分ECL電路，它是一種反饋型電路，具有差分ECL電路和修正反饋發(fā)射極耦合邏輯(MFECL)電路的優(yōu)點。在ECL電路的互補對偶特性和直接比較型ECL電路基礎(chǔ)上，我們用以開關(guān)級理論為基礎(chǔ)設(shè)計出了幾種三值ECL基本觸發(fā)器。首先設(shè)計出了三值ECL直接比較型D型鎖存器、。接著設(shè)計出了兩種三值一次操作型觸發(fā)

4、器:一為三值主從存儲型觸發(fā)器，二為三值時鐘競爭型觸發(fā)器，并對電路進行仿真，驗證了電路的正確性。AbstractThe character and structure of ECL circuits were analyzed ,basic flip-flop of ternary Logic ECL circuit were designed and simulated.In the section about character ,this dissertation introduced the theory of switch-signal of ECL.circuist,ECL tern

5、ary D flip-latch with complementary-coupling structure was designed.It also indicated the two switch variables of Differential Pair are correlationl and possessed complementary-coupling aharacteristic.In the section about circuits structure,this dissertation introduced the development and ipmproveme

6、nt of ECL circuits: common ECL,differential ECL and modify feedback ECL circuits.Their structure character and performance were analyzed，Based on the differential ECL and modify feedback ECL circuits ,direct-comparativist ECL circuit was proceed.Its a feedback ciruits that have strongpoint of differ

7、ential ECL and modify feedback ECL circuits.Based on the complementary-coupling characteristic of ECL circuits and direct-comparativist ECL circuit, ECL temary basic flip-latch were desinged in switch level.First,direct-comparativist ECL temary D flip-latch with complementary-coupling structure was

8、desinged.Ternary principal and subordinate fllip-latch and clock competition flip-latch with complementary-coupling structure based on direct-comparativist ECL was also designed 第一章緒論ECL電路是一種非飽和型數(shù)字集成電路，由于消除了限制速度提高的晶體管存儲時間，因此可以獲得很高的工作速度，是一種高速的雙極型邏輯電路，它具有扇出系數(shù)大、線性運算功能強的優(yōu)點，從而使得它在高速信息處理系統(tǒng)中得到了廣泛的應(yīng)用。在超高速數(shù)字

9、系統(tǒng)中，與其它集成電路相比，發(fā)射極耦合邏輯(ECL)集成電路可謂佼佼者，它已成為當代高速電子計算機中的重要組成元器件。從70年代起，多值信號及處理多值信號的多值邏輯電路一直是國際上受到關(guān)注的課題，對它的研究工作取得了很大的進展。多值信號可以提高傳輸線與集成電路的信息密度與處理信息的能力，發(fā)射極耦合邏輯(ECL)電路作為最快的雙極型電路，與多值邏輯的結(jié)合應(yīng)用研究一直受到重視。本章將首先簡單闡述ECL電路多值邏輯設(shè)計的研究意義、研究動向、研究現(xiàn)狀。1.1多值ECL邏輯電路設(shè)計的研究意義近20年內(nèi)CMOS電路得到了驚人的發(fā)展，并占據(jù)了大部分的應(yīng)用場合。CMOS電路的特點和優(yōu)勢在于它的高集成度、低功耗

10、。相應(yīng)的，CMOS電路的一個重要弱點是它的速度相對較慢，驅(qū)動能力弱。而這些正是ECL電路的強項速度高、驅(qū)動能力大。因此，在要求高速大驅(qū)動的場合，CMOS電路的應(yīng)用受到限制，ECL電路得到應(yīng)用。如高速數(shù)據(jù)傳輸、高速存儲器、光接口、高速開關(guān)與無線通信、高速計算機等。ECL電路與CMOS電路相比，具有四個優(yōu)點:(1)研究表明，實現(xiàn)同樣的邏輯功能，ECL電路用的門數(shù)幾乎是靜態(tài)CMOS電路所用門數(shù)的一半。(2)ECL電路中開關(guān)電流在差分對的二個晶體管間的轉(zhuǎn)換比CMOS電路中電壓變換快得多，這對電路的邏輯轉(zhuǎn)換很重要。(3)ECL電路的輸出電壓擺幅比CMOS電路小得多，這對信號周期與信號在電路間傳輸時間相當

11、時，顯得尤為重要。同時，擺幅的減小，對于降低電路的動態(tài)功耗也是有利的。(4)ECL電路中，組成差分對的二個晶體管分別工作于截止和線性區(qū)，且其電路輸出擺幅又較電源電壓小得多，因而其功耗主要是直流功耗，它不隨電路的工作頻率提高而增加。CMOS電路剛好相反，它的靜態(tài)功耗較小，其動態(tài)功耗則較大，并會隨著工作頻率提高而增加。因此，在工作頻率越過一定值后，ECL電路的功耗低于CMOS電路的功耗。多值邏輯是指一切邏輯值的取值數(shù)大于二的邏輯。多值邏輯在電子科學技術(shù)中的應(yīng)用，目前還遠沒有二值邏輯那么普遍，其主要原因，一是二值邏輯無論在理論上或?qū)嵺`上均己成熟，二是多值邏輯電路的實現(xiàn)比二值邏輯電路困難。但是由于多值

12、邏輯有著許多獨特的功能和廣泛的應(yīng)用前景，越來越受到國際學術(shù)界的注視，多值邏輯的優(yōu)勢在于:(1)多值邏輯的結(jié)構(gòu)形式遠比二值邏輯多姿多彩，可以更好地解決用二值邏輯不易解決的問題。(2)多值邏輯數(shù)字系統(tǒng)地信息密度高。當這種數(shù)字系統(tǒng)用大規(guī)?；虺笠?guī)模集成電路實現(xiàn)是時可以大大節(jié)省集成電路的基片面積，大規(guī)模集成電路的封裝密度將得到提高。(3)大規(guī)模、超大規(guī)模集成電路發(fā)展中的一個現(xiàn)實問題是集成電路功能日益增強而體積卻日趨縮小。一般來說，前者要求增加引線數(shù)，后者則要求減少引線數(shù)。這一矛盾嚴重的影響集成電路的發(fā)展。二值邏輯已很難解決這一問題，而多值邏輯卻能很好低解決這一問題。(4)相對二值邏輯，應(yīng)用多值邏輯的硬

13、件系統(tǒng)中，相互連接的復(fù)雜性降低，單位面積的數(shù)據(jù)處理能力增強，外部信號變換容易，因此硬件系統(tǒng)的復(fù)雜性將降低。1.2 ECL電路及三值ECL觸發(fā)器的研究現(xiàn)狀隨著大型高速數(shù)字系統(tǒng)的發(fā)展，ECL電路的應(yīng)用也日趨廣泛。為了適應(yīng)各種數(shù)字系統(tǒng)的需要，人們在普通ECL電路的基礎(chǔ)上進行了多方向的研究，歸納起來有三大類:：一類是仍保持普通ECL電路的邏輯擺幅和電源電壓，就溫度、速度及其它方面的性能進行改進。有對參考源電路和恒流源電路的改進:有基本邏輯門電路中的溫度補償結(jié)構(gòu):有驅(qū)動重負載ECL門電路等都屬此類。另一類是簡化電路結(jié)構(gòu)，降低邏輯擺幅和電源電壓，降低功耗，提高電路的封裝密度和速度，以適應(yīng)高速、低功耗、大規(guī)

14、模集成方面的需要。其中又分為以下幾類:(l).對工藝改進。(2).對驅(qū)動電路改進，降低電源電壓，實現(xiàn)在較小的驅(qū)動電流下提高ECL電路的速度。低壓參考源及低壓恒流源屬于此類。(3).簡化電路結(jié)構(gòu)，減少邏輯擺幅。如E2CL電路，把輸出射極跟隨器移到輸入端，減少射極跟隨器的數(shù)量，可達到提高數(shù)度、降低功耗的目的。STL電路、NTL電路、FECL、EFL電路都屬此類。(4).對電路結(jié)構(gòu)進行變換，如串聯(lián)開關(guān)變換成并聯(lián)開關(guān)的技術(shù)，使ECL電路適合于低電源電壓下工作。第三類是多值ECL電路的研究。以上兩類都是ECL電路本身的研究狀況，而多值ECL電路是ECL電路研究的一個重要分支和發(fā)展。近年來，多值邏輯的發(fā)展

15、趨向主要為四個方面:1.理論研究的范圍廣泛，并各向縱深發(fā)展。從最早對哲學、形式邏輯、代數(shù)理論的研究，發(fā)展到目前多開關(guān)理論、邏輯設(shè)計和工程應(yīng)用等的研究。由于它是一種比二值邏輯更為普遍的邏輯系統(tǒng)，其在理論上的難度自然更高，目前還有許多領(lǐng)域有待進一步開拓。2.隨著多值邏輯研究的不斷深入，多值電路的發(fā)展非常迅速，實驗室試制成功的及正式投放市場的多值電路不勝枚舉，其中已有不少多值器件進入實用階段。例如I2L及ECL四值全加器、乘法器及計數(shù)器。3.對多值邏輯的應(yīng)用研究其范圍也日益擴大。多值與二值混合系統(tǒng)的研究、多值數(shù)字系統(tǒng)的研究、以及在二值數(shù)字系統(tǒng)中采用多值邏輯技術(shù)時其中的重點方向。4.和二值邏輯一樣，多

16、值電路研究中的一個重要課題是提高速度、降低功耗。其中發(fā)射極耦合邏輯(ECL)由于是一種最快的雙極型電路而受到重視。由于多值信號能攜帶更多的信息量比二值信號具有明顯的優(yōu)越性，并且提高信息攜帶量后也相應(yīng)提高了空間或時間的利用率。由Richards的成本公式計算的結(jié)果表明2，3，4值是較好的選擇，而三值可能是最好的選擇會導致最簡單的電路結(jié)構(gòu)。所以三值ECL電路的研究是極具意義和前景的。由文獻提出的適合于ECL數(shù)字電路開關(guān)級設(shè)計的差動開關(guān)理論，對組合電路已經(jīng)實現(xiàn)了到開關(guān)級的設(shè)計。近年來，人們對三值ECL觸發(fā)器及時序電路也進行了多方向的研究:有對低功耗觸發(fā)器的研究、對觸發(fā)器電路結(jié)構(gòu)改進的研究以及對觸發(fā)器

17、電路速度的研究。然而，對三值ECL觸發(fā)器的研究總體還停留在門級階段，沒有深入的系統(tǒng)的開關(guān)級研究。這一章我們主要是介紹了ECL電路的產(chǎn)生背景，以及它的研究意義，還有它的研究現(xiàn)狀。也談到了它將來的發(fā)展前景。第二章差動電流開關(guān)理論及ECL電路的互補對偶特性這一章簡單的介紹多值ECL電路開關(guān)級設(shè)計的理論基礎(chǔ)-差動電流開關(guān)理論。并從ECL電路特有的互補對偶特性出發(fā)，指出晶體管對的兩個開關(guān)變量的不獨立性及互補對偶特性。2.1開關(guān)信號理論傳統(tǒng)的數(shù)字電路設(shè)計都是以門電路作為基本構(gòu)造單元的，但研究表明最好的電路設(shè)計應(yīng)該是以管子作為基本單元，即管子級設(shè)計，也稱為開關(guān)級設(shè)計。開關(guān)信號理論既是指導數(shù)字電路開關(guān)級設(shè)計的

18、電路設(shè)計新理論，在這一理論中區(qū)分了電路中的二類變量:開關(guān)變量和信號變量。對應(yīng)地分別建立了開關(guān)代數(shù)和信號代數(shù)系統(tǒng)，這二類代數(shù)系統(tǒng)又可以用二類結(jié)聯(lián)運算互相聯(lián)結(jié)。2.1.1開關(guān)變量和開關(guān)代數(shù)用，表示開關(guān)變量，取其值為開關(guān)的通斷二個狀態(tài)，用T、F表示它用于描寫電路中晶體管開關(guān)元件的通與斷二種相反狀態(tài)。與開關(guān)變量有關(guān)的基本運算為與、或、非，它們定義如下:與運算： （2.1.1）或運算： （2.1.2）非運算： (2.1.3)與、或運算分別描寫開關(guān)串聯(lián)、并聯(lián)，非運算描寫二種開關(guān)狀態(tài)的相反關(guān)系。由此建立的代數(shù)系統(tǒng)即為傳統(tǒng)的開關(guān)代數(shù)。2.1.2信號變量和信號代數(shù)用x，y，z表示信號變量，它們?nèi)≈禐?，1，2，

19、m-1，用于表示電路中m種電學信號，它們有明確的數(shù)值意義，可以進行比較。電路對數(shù)字信號的檢測是通過輸入信號與閾值比較來作出的，檢測閾居于相鄰的二種信號值之間，并記為t，t取0.5，1.5，m-1.5，即存在m-1個檢測閾。與信號變量有關(guān)的基本運算為取小，取大，及文字運算。它們的定義如下:取小運算： （2.1.4）取大運算： （2.1.5）文字運算： （2.1.6）由以上三種基本運算建立的代數(shù)系統(tǒng)稱為信號代數(shù)，此外尚可引入補運算:補運算： （2.1.7）式中“-”為算術(shù)減運算。由于數(shù)字電路中元件的開關(guān)狀態(tài)與信號之間相互聯(lián)系、相互作用，因此，開關(guān)代數(shù)與信號代數(shù)之間存在著結(jié)聯(lián)運算，用于描寫開關(guān)與信號

20、之間的相互作用。2.1.3.結(jié)聯(lián)運算它描寫信號控制元件開關(guān)狀態(tài)的物理過程。這里引入二種閾比較運算。高閾運算： (2.1.8)低閾運算： (2.1.9)與閾運算有關(guān)的主要性質(zhì)有: (2.1.10) (2.1.11) (2.1.12) (2.1.13) (2.1.14) (2.1.15)(2.1.15)式為換閾公式，不僅閾值t換了位置，且可取任意值。2.1.4.聯(lián)結(jié)運算它描寫元件的開關(guān)狀態(tài)控制信號的傳輸與形成過程。由于它與具體電路族中開關(guān)元件控制信號的傳輸與形成的物理過程有關(guān)，因此要按不同的電路族進行討論。本文將只討論ECL電路族的差動電流開關(guān)理論。2.2差動電流開關(guān)理論根據(jù)ECL電路工作特點，適

21、合于ECL數(shù)字電路開關(guān)級設(shè)計的結(jié)聯(lián)運算，可定義為差動開關(guān)運算。差動開關(guān)運算： （2.2.1）與差動開關(guān)運算有關(guān)的性質(zhì)主要有:重復(fù)律： （2.2.2）串聯(lián)控制律： （2.2.3）取小運算: （2.2.4）與取小運算有關(guān)的主要公式為: （2.2.5） （2.2.6）取大運算: （2.2.7）與取大運算有關(guān)的主要公式為: （2.2.8） （2.2.9）電流開關(guān)運算: （2.2.10）限加運算: （2.2.11）這里&表示算術(shù)和。根據(jù)上述運算定義和性質(zhì)，任意多值函數(shù)可有其規(guī)范展開式。一單變量三值函數(shù)為例，其差動開關(guān)運算展開式為: （2.2.12）因為上式各項是彼此分離的，所以式中取大運算U可用

22、限加運算或求和運算&代替，如式(2.2.13)，(2.2.14)式所示。 （2.2.13） （2.2.14）用反演的方法和DeMorgna定理對(3.2.12)式作用，得到以下規(guī)范展開: （2.2.15）2.3ECL電路的互補對偶特性差動晶體管對是ECL電路的最基本元素，由于差動晶體管對似一個單刀雙擲電流開關(guān)，它的開關(guān)狀態(tài)由輸入信號與參考電平的比較決定，因而差動電流開關(guān)理論是適合ECL電路開關(guān)級設(shè)計的。晶體管對兩個管子的開關(guān)狀態(tài)非關(guān)即開，始終處于一個互補對偶的狀態(tài)，所以從邏輯角度來說，ECL電路是一個互補邏輯類型，這是ECL電路其中一個最有用的特性?；谶@個特性，在組合電路中的研究表明

23、，實現(xiàn)同樣的邏輯功能，ECL電路用的門數(shù)幾乎是靜態(tài)CMOS電路所用門數(shù)的一半。因此在時序電路的研究中，我們也應(yīng)充分利用ECL電路的互補對偶特性，來實現(xiàn)基本觸發(fā)器電路的最優(yōu)化和最簡化。描述ECL電路的開關(guān)變量與三值信號變量相互關(guān)系的差動電流開關(guān)運算如下式: （2.3.1）上式中a為開關(guān)變量，它有兩種值:開即晶體管導通(用T表示)，關(guān)即晶體管截止(用F表示)。x則為三值信號變量。每一個差動晶體管對始終處在一個導通一個截至的狀態(tài)，即一開一關(guān)的狀態(tài)，如果用和分別表示一個晶體管對的兩個耦合三極管的開關(guān)狀態(tài)，那么如果=T，則=F:如果=F，則=T。所以我們從晶體管對這一個整體出發(fā)來描述它的差動電流開關(guān)運算

24、如下: (2.3.2)式子(2.3.2)用兩個開關(guān)變量組成的數(shù)列，來表示ECL電路中最基本單元晶體管對的開關(guān)變量。式(2.3.2)表示出了晶體管對的輸出始終處于互補對偶狀態(tài)。由式(2.3.2)也可以看出，晶體管對的兩個開關(guān)變量，是不獨立的，每個開關(guān)變量都存在和它互補對偶的開關(guān)變量。開關(guān)變量存在一個互補對偶的開關(guān)變量為，相應(yīng)地，開關(guān)變量刀存在一個互補對偶的開關(guān)變量為。在每一對最基本的差分管子對中都是如此?；贓CL電路的互補對偶特性，我們在對ECL電路的開關(guān)級設(shè)計中，應(yīng)用互補對偶結(jié)構(gòu)。每一個晶體管對的集電極輸出是互補對偶的，所以應(yīng)用互補對偶結(jié)構(gòu)的ECL電路的輸出也是互補對偶的。第三章ECL電路在

25、正常工作狀態(tài)下，晶體管是工作于線性區(qū)或截至區(qū)的。這一點與飽和型邏輯電路有著根本的區(qū)別，因此我們稱ECL集成電路為非飽和型邏輯電路。對于這種電路，不存在基區(qū)和集電區(qū)少數(shù)載流子的存貯現(xiàn)象，因此，也就不存在由此而引起的存貯延遲時間。另外，由于晶體管工作是不進入飽和狀態(tài)，集電結(jié)始終處于反向偏置，這就大大減少了晶體管的集電結(jié)電容(主要是擴散電容)，縮短電路的充放時間，這就是ECL電路能進入超高速領(lǐng)域的主要原因。對于ECL電路來說，晶體管工作在截止和線性放大區(qū)，是一種非飽和型電路。普通ECL電路的基本結(jié)構(gòu)中，管子對中始終有一個三極管導通，一個三極管截止。三極管的工作狀態(tài)是由加在它三端的電壓決定的，只要有適

26、當?shù)闹凳顾募c結(jié)和發(fā)射結(jié)處在正偏或反偏狀態(tài)就可以實現(xiàn)它的任意工作狀態(tài)，狀態(tài)關(guān)系如表3.1。工作狀態(tài)發(fā)射結(jié)集電結(jié)截止反偏反偏正向?qū)ㄕ雌聪驅(qū)ǚ雌柡驼?.1三極管的工作狀態(tài)由于定偏壓管的基極接恒定的參考源(VBB)，而門管的基極(輸入端)所接受的邏輯電平變化量(即邏輯擺幅)相對于飽和型邏輯電路來說也較小，故電路中的晶體管可以認為是工作于類共基極連接方式。3.1普通ECL電路最基本的ECL門結(jié)構(gòu)如圖2.1.1所示:它由一個由偏置網(wǎng)絡(luò)產(chǎn)生的一個參考電平Vref、一個差分對管Q1，-Q2和一對射極跟隨器輸出級(Q3、Q4)組成。基本ECL門的一個很有用的特性是它是一個互補邏輯系統(tǒng)

27、。它的工作原理介紹如下: 圖3.1.1ECL門的基本結(jié)構(gòu) 圖3.1.2雙輸入ECL或/或非門(正邏輯)電路的輸入信號Vin與參考電平Vref分別輸入到差動晶體管對(Q1,-Q2)的基極。如果Vin>Vref，則左管Ql(信號側(cè))導通，右管Q2(參考側(cè))截止;如Vin<Vref，則二管的開關(guān)狀態(tài)互換。由此可見該差動晶體管對似一個單刀雙擲電流開關(guān)，它的開關(guān)狀態(tài)由輸入信號Vin與參考電平Vref的比較決定。這兩個晶體管的射極共接一個電流源IEE，此電流或隨著左管Q1導通在它的集電極電阻上產(chǎn)生壓降IEERc，或隨著右管Q2導通在它的集電極電阻上產(chǎn)生壓降IEERc。這樣，二管集電極的輸出一電

28、壓VC1、VC2為二值信號(VCC，VCC-IEERC)。為了使這一輸出信號不受電源波動的影響，我們?nèi)CC=0(接地)，因此ECL電路總是采用負電源VEE。現(xiàn)在VC1、VC2為二值信號(0，-IEERC)。然而這一信號不能直接作后級電路的輸入信號。Smiht指出，為了使晶體管不進入飽和狀態(tài)，差動電流開關(guān)的最高輸入電壓不能高于集電極的最低輸出電壓。如圖3.1.1所示的差動電流開關(guān)中，Vin輸入的最高電平值不能大于VC1，因此在輸出后要增設(shè)一個射極跟隨器，對VC1、VC2作電平移動使輸出電壓Vout1、Vout2能直接作為后級電路的輸入信號。從邏輯功能分析，不管采用適合ECL電路的負邏輯還是采用

29、傳統(tǒng)討論中的正邏輯，圖3.1.1中的ECL門的基本結(jié)構(gòu)都實現(xiàn)反相器和整形器的功能。ECL電路中，對正邏輯來說，兩個晶體管的互相并聯(lián)可以實現(xiàn)相或的功能，相應(yīng)的對與負邏輯來說，可以實現(xiàn)相與的功能。這是ECL電路的另外一個重要的特性。如圖3.1.2所示:在ECL基本結(jié)構(gòu)中的輸入端并聯(lián)連接一個晶體管，那么對于正邏輯來說，它可以實現(xiàn)或/或非功能。分析如下:A、B兩個輸入端任意一個為高電平就會使VC1變?yōu)榈碗娖?，那么C點可實現(xiàn)或非功能。由ECL電路的互補邏輯特性，D點則可實現(xiàn)或功能。兩邏輯式子如下: 對負邏輯而言，則: 3.2差分ECL電路最基本的差分ECL門結(jié)構(gòu)如圖3.2.1所示:它由一對互補輸入(Vi

30、n、Vin)、一個差分對管Q1-Q2和一對射極跟隨器輸出級(Q3、Q4)組成。普通ECL門結(jié)構(gòu)的差分對管一端連接輸入信號，另一端連接參考電平，而差分ECL電路結(jié)構(gòu)中，圖3.2.1差分ECL電路基本結(jié)構(gòu)參考電平信號用輸入信號的相反電平信號代替，如圖3.2.1所示。這可以看成對普通ECL電路結(jié)構(gòu)的一種簡單的修正。這樣一個電路結(jié)構(gòu)可以縮小過渡區(qū)。當一端輸入增大，另一端的輸入則下降。我們可以觀測到差分對管兩端的輸入電平差是普通ECL電路的兩倍。對于反相器/緩沖器VIH和VIL的第一級推導可以確定這個觀測。電流開關(guān)的左分支和右分支的電流比的表達式如方程(3.2.1)。 （3.2.1）電流比是一個信號和反

31、信號之差的指數(shù)函數(shù)，假設(shè)反信號以同樣的比率改變的話，這個信號和反信號之差是普通ECL電路中信號和固定參考電平差的兩倍。用VIH和VIL兩者選一的定義(Ic=1%或99%IEE，相應(yīng)地)，傳輸區(qū)域的寬度可以如下式(3.2.2)計算： (3.22)如預(yù)期的，我們得到了一個降低了兩倍的因子相對于單端輸入普通ECL電路結(jié)構(gòu)。繼而與允許我們降低電平擺副。我們可以做到200mV的電壓擺副值。3.3修正反饋ECL電路(MFECL)普通的ECL門電路工作時需要參考源。參考源的存在將要增加電路的元件和損耗，而且參考源本身就是一個干擾源，故參考源對ECL電路集成度和穩(wěn)定性的提高都是不利的。因此，不少人在減免參考源

32、方面想了很多辦法。FECL是一種簡化參考源的ECL電路，該電路是利用ECL電路本身的輸出電壓作為參考源電壓，所以稱為反饋ECL電路，簡稱FECL。FECL門電路如圖3.3.1a所示。因為利用輸入晶體管的集電極電壓VC作為參考源VBB，故VBB。是隨門輸入信號而變的，這種參考源稱為正反饋浮動參考源。很明顯，這種電路把參考源簡化為一根線，而且不占引線端，實際上相當于把外加參考源電路取消了。為了使電路能穩(wěn)定可靠的工作，需要對反饋量加以控制。實驗證明，當把電路得邏輯擺副VL減少至幾百毫伏時，電路就能可靠地進行工作，輸出信號可直接驅(qū)動下一級，而且只要適當選擇電阻RC，在電源電壓降為-2V左右時，可獲得較

33、寬得驅(qū)動電流范圍。 圖3.3.1FECL電路基本結(jié)構(gòu)和MFECL電路基本結(jié)構(gòu)從FECL電路的結(jié)構(gòu)來看，電路的輸出端均包含一個集電極電阻RC，當電路級聯(lián)使用時，RC可以被看成下一級電路的輸入小電阻，它起著抵消輸入阻抗的負阻部分的作用，因此可以防止電路負阻震蕩的發(fā)生。3.4直接比較ECL電路從以上的分析我們知道了MFECL以及差分ECL電路對于普通ECL電路的性能和結(jié)構(gòu)的優(yōu)勢，所以在多值ECL電路設(shè)計中，我們提出了直接比較ECL電路。直接比較ECL電路是指在多值ECL電路設(shè)計中應(yīng)用MFECL電路思想的一種基于多閾值晶體管的多值ECL電路結(jié)構(gòu)類型。我們知道H.Dunderdale于1969年首次研究

34、了三值ECL電路的設(shè)計，它早于其他多值邏輯電路族的討論，這是因為ECL電路中檢測閾電平可以用設(shè)置參考電平的方法簡單地實現(xiàn)多閾設(shè)置。在ECL電路中三值信號地生成也非常容易。因為輸出信號是通過晶體管地電流在集電極電阻上形成的，因此只要控制電流或電阻，便可獲得多種輸出信號值。我們先來分析普通多值ECL電路的設(shè)計，以三值整形反相器為例。整形反相器的的開關(guān)函數(shù)表示如式3.4.1所示。由式3.4.1我們可以得到它的電路結(jié)構(gòu)，如圖3.4.1所示。 （3.4.1）圖3.4.1三值整形反相器圖中在輸出端接有兩級射極跟隨器，它們具有四個功能:1.用兩個NP結(jié)對輸入輸出電平進行移位以使組成電流開關(guān)的晶體管在基極信號

35、為0，集電極信號為2時不進入飽和狀態(tài)。2.發(fā)射極并接可實現(xiàn)取小運算 (即線與)。3.增大輸入阻抗，減少輸出阻抗，從而使電路具有很強的負載能力。4.由于輸入管為射極跟隨器，它們的集電極都直接接地，所以輸入管隔離島結(jié)電容C5二端的電壓維持為VEE并且不隨電路工作狀態(tài)而變化，同時又減少了電路的輸入電容，這樣就消除了隔離結(jié)電容和減少可集電結(jié)電容對傳輸延遲時間的影響，從而有利于進一步提高電路的開關(guān)速度。在普通多值ECL電路的設(shè)計中，參考電平的多閾設(shè)置是由參考源電路產(chǎn)生幾個固定的電壓。如圖3.4.1中的兩級參考電平0.5、1.5，它們對應(yīng)的電壓值分別是(-1.0V，-1.4V)，由對源電壓的分壓而得到。我

36、們應(yīng)用修正反饋ECL(MFECL)電路的以反饋信號替代參考電平的思想，得到了如圖3.4.2所示的直接比較型的三值整形反相器的設(shè)計，此設(shè)計電路結(jié)構(gòu)與普通ECL電路的設(shè)計類似，我們可以把直接比較型的ECL電路看成是對普通ECL電路的一種修正。圖3.4.2直接比較型三值整形反相器第四章這一章我們簡單介紹傳統(tǒng)的鎖存器設(shè)計方法，并應(yīng)用ECL的互補對偶特性思想以及電流信號開關(guān)級理論來設(shè)計一種新型的三值ECL鎖存器。本章還給出了改進的直接比較型三值ECL鎖存器的電路結(jié)構(gòu)。4.1傳統(tǒng)鎖存器設(shè)計方法傳統(tǒng)的三值D型鎖存器設(shè)計方法有兩種:一是基于RS基本觸發(fā)器添加外圍電路構(gòu)成的型鎖存器，如圖4.1.1所示;二是應(yīng)用

37、1一of一2數(shù)據(jù)選擇器的D型鎖存器,如圖4.1.2所示，它有兩種形式。構(gòu)成基于RS基本觸發(fā)器的D存器結(jié)構(gòu)中的基本門除了文字電路外，均為二值門電路，是三軌二值輸出;型鎖構(gòu)成應(yīng)用1一of一2數(shù)據(jù)選擇器的D型鎖存器結(jié)構(gòu)中的基本門均為三值門電路，是單軌圖4.1.1基于Rs基本觸發(fā)器的D型鎖存器三值輸出。后者在形式上較前者要簡單的多，但是三值門電路較二值門電路的電路結(jié)構(gòu)相對復(fù)雜。所以不同的電路利用這兩種方法設(shè)計的D型鎖存器的電路簡易程度不同。由于對于CMOS電路和I2L電路都有結(jié)構(gòu)非常簡單，但卻無整形功能的1一of一2數(shù)據(jù)選擇器設(shè)計，所以應(yīng)用CMOS電路或I2L電路傳輸門組成的三值D型鎖存器具有特別簡單

38、的電路結(jié)構(gòu)。然而，利用這兩種傳統(tǒng)方法設(shè)計的ECL三值D型鎖存器的電路結(jié)構(gòu)是比較復(fù)雜的，不能體現(xiàn)ECL電路特有的性質(zhì)。而且這兩種傳統(tǒng)方法的設(shè)計思想都是以門為結(jié)構(gòu)單元，并未上升到以晶體管開關(guān)元件為結(jié)構(gòu)單元的開關(guān)級邏輯設(shè)計。 圖4.1.2應(yīng)用1一of一2數(shù)據(jù)選擇器的D型鎖存器的兩種形式本章將針對ECL電路，基于它的互補對偶特性，提出了一種新型三值D型鎖存器結(jié)構(gòu)，這種結(jié)構(gòu)主要由置數(shù)電路和保持電路以互補對偶形式構(gòu)成。這種新型結(jié)構(gòu)是以晶體管開關(guān)元件為結(jié)構(gòu)單元的開關(guān)級邏輯設(shè)計。我們稱這種新穎的實現(xiàn)D型鎖存器的方式為互補對偶結(jié)構(gòu)的ECL三值D型鎖存器。這種新型結(jié)構(gòu)比兩種傳統(tǒng)結(jié)構(gòu)具有更簡單的電路?；诨パa對偶特

39、性，這種新型結(jié)構(gòu)的輸出系統(tǒng)是互補的雙軌三值輸出系統(tǒng)。4.2互補對偶結(jié)構(gòu)的鎖存器開關(guān)級設(shè)計4.2.1.D型鎖存器電路中的串聯(lián)結(jié)構(gòu)由于通過差動晶體管的電流信號越大集電極輸出電壓越低這個特性，在下面的ECL電路的邏輯討論里，我們都采用適合它的負邏輯。作為時序電路的基本元件，D型鎖存器的兩個最基本功能結(jié)構(gòu)一為置數(shù)結(jié)構(gòu)，它能接受預(yù)置信號，使能置于一個特定的狀態(tài)(0，1，或2);二為保持結(jié)構(gòu)，它具有存儲信號的能力，即外界作用消失后它仍能保持原有的輸出信號不變。D型鎖存器的次態(tài)方程為: (4.2.1)式4.2.1中CP05和05CP是一對互補對偶的兩個開關(guān)變量，Q和D分別為保持電路和置數(shù)電路。在ECL電路的

40、開關(guān)級設(shè)計中，電路的串聯(lián)結(jié)構(gòu)可以實現(xiàn)控制作用。由式4.2.1可知置數(shù)結(jié)構(gòu)和保持結(jié)構(gòu)是在時鐘信號CP的控制下輪流工作的。所以，時鐘信號CP的兩個互補對偶的開關(guān)變量對置數(shù)電路和保持電路的串聯(lián)結(jié)構(gòu)可構(gòu)成互補對偶結(jié)構(gòu)的時鐘控制電路。4.2.2.D型鎖存器電路中的并聯(lián)結(jié)構(gòu)在ECL電路的開關(guān)級設(shè)計中，采用電流信號容易相加的特點，可應(yīng)用電阻網(wǎng)絡(luò)實現(xiàn)線性求和，即電路的并聯(lián)結(jié)構(gòu)可實現(xiàn)線加。時序電路能保持前一個狀態(tài)的實質(zhì)內(nèi)涵是信號的反饋，所以保持結(jié)構(gòu)和置數(shù)結(jié)構(gòu)在電路形式上的本質(zhì)區(qū)別是輸入信號的不同，置數(shù)結(jié)構(gòu)的輸入是外部輸入，而保持結(jié)構(gòu)的輸入則是電路本身的輸出。在ECL三值電路中，最簡單的置數(shù)結(jié)構(gòu)和保持結(jié)構(gòu)都可以用

41、一個開關(guān)級設(shè)計的整形反相器實現(xiàn)。整形反相器的函數(shù)表示為: （4.2.2）基于ECL電路的互補對偶特性，整形反相器是典型的以互補對偶結(jié)構(gòu)實現(xiàn)的最簡三值電路。由式(4.2.2)可以看出兩組互補對偶開關(guān)變量1.5x,x1.50.5x,x0.5集電極并聯(lián)線加得到互補對偶輸出的x和x。Q、D分別代入式(4.2.2)中的x就得到了保持函數(shù)和置數(shù)函數(shù)，如式(4.2.3)、式(4.2.4)所示。 （4.2.3） (4.2.4)在式(4.2.1)中代入Q、D函數(shù)，就得到如式(4.2.5)所示D型鎖存器的互補對偶的開關(guān)級函數(shù): (4.2.5)由開關(guān)級函數(shù)式(4.2.5)就可以直接得到相應(yīng)的開關(guān)級設(shè)計的新型鎖存器電

42、路。由式(4.2.5)可以看出D型鎖存器的輸出系統(tǒng)是互補對偶的。它是由互補對偶CP控制的置數(shù)部分和保持部分互補對偶線加構(gòu)成的。4.3鎖存器的電路結(jié)構(gòu)4.3.1互補對偶型由式(4.2.5)我們可得到如圖4.3.1所示的互補對偶結(jié)構(gòu)的三值D型鎖存器電路。由于在ECL差動電流開關(guān)電路中，為了使二個晶體管在工作中不進入飽和狀態(tài)，要求它們基極的電壓不高于集電極的電壓。所以每一級串聯(lián)輸入信號和參考電平都要相應(yīng)加一級射極跟隨器作為電平移位。圖4.3.1電路結(jié)構(gòu)中省略了輸入端D的一級射極跟隨器和時鐘端CP的三級射極跟隨器。圖4.3.1互補對偶結(jié)構(gòu)的ECL三值D型鎖存器電路結(jié)構(gòu)普通ECL電路中都是單閾值的晶體管

43、，所以每個晶體管選用同一種工藝參數(shù)。從電路結(jié)構(gòu)分析，可以看出這個三值D鎖存器有對稱的互補對偶結(jié)構(gòu)，它由四對晶體管對的集電極并聯(lián)和兩對晶體管對的串聯(lián)而成。用傳統(tǒng)方法設(shè)計的D型觸發(fā)器則由十對晶體管對組成，電路結(jié)構(gòu)相對龐大?；パa對偶結(jié)構(gòu)的D型鎖存器的電阻網(wǎng)絡(luò)由兩個單位電阻組成，用傳統(tǒng)方法設(shè)計的電阻網(wǎng)絡(luò)相對也更復(fù)雜。新型結(jié)構(gòu)的輸出系統(tǒng)是互補的雙軌三值輸出系統(tǒng)，相對用傳統(tǒng)方法設(shè)計的單軌三值輸出系統(tǒng)更具優(yōu)越性。4.3.2直接比較型我們在第三章中己經(jīng)介紹了作為普通ECL電路的一種修正的直接比較ECL電路的設(shè)計方法。我們對如圖4.3.1所示的互補對偶的三值D型鎖存器電路結(jié)構(gòu)做出修正，得到如下圖4.3.2所示的

44、直接比較型三值D型鎖存器電路結(jié)構(gòu)。電路中把正相輸出端的互補對偶的反相輸出端集電極電壓作為反饋的基本信號。反相輸出端集電極電壓加一級閾值為一個單位(即閾值為0. 4V的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平0.5;在反饋信號0.5后圖4.3.2互補對偶結(jié)構(gòu)的直接比較型ECL三值D型鎖存器再加一級閾值為2.0 (即閾值為0.8V的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平1.5。這樣就得到了互補對偶的三值鎖存器的修正電路直接比較型電路。從電路結(jié)構(gòu)分析，可以看出這個直接比較型的三值D鎖存器也有相對對稱的互補對偶結(jié)構(gòu)，它也是由四對晶體管對的集電極并聯(lián)和兩對晶體管對的串聯(lián)而成。相對普通型

45、電路，它的輸出系統(tǒng)也是互補的雙軌三值輸出系統(tǒng)。與普通型電路相比，直接比較型三值鎖存器的優(yōu)勢是免除了一部分的參考源，并使電路的性能得到了提高。它具有較好的傳輸特性，故有較高抗干擾度，不因參考源落差而降低噪聲容限，比普通ECL電路減少了電壓擺副和平衡負載，所以很大的降低了由電源引起的開關(guān)噪聲。它比單端輸入普通ECL電路具有更快的速度。第五章三值一次操作型觸發(fā)器設(shè)計的基本要求有一點要求時鐘信號每次來到時，觸發(fā)器只發(fā)生一次狀態(tài)轉(zhuǎn)換，即具有一次操作的特性。為此我們在互補對偶結(jié)構(gòu)的鎖存器的基礎(chǔ)上設(shè)計了兩種三值一次操作型觸發(fā)器:三值主從存貯型和三值時鐘競爭型觸發(fā)器。在此基礎(chǔ)上設(shè)計了兩種一次操作型的直接比較型

46、電路。5.1三值主從存儲型觸發(fā)器上一章討論的各種鎖存器的工作特點是在CP=0時輸入信號無法影響鎖存器的存貯狀態(tài)，而只要CP=2，輸入信號就能影響鎖存器的存貯狀態(tài)。這樣，在CP=2期間輸入信號的多次變化會導致鎖存器發(fā)生多次狀態(tài)變化，這不符合對觸發(fā)器在時鐘來到時只發(fā)生一次變化的要求。為了使鎖存器實現(xiàn)一次狀態(tài)轉(zhuǎn)換，可以要求它的輸入信號在CP=2時保持不變。這一要求暗示了該鎖存器的輸入信號在CP=2時應(yīng)處于一種存貯狀態(tài)，因此也就需要另一個鎖存器，這樣就提出了主從存貯型觸發(fā)器的設(shè)計。以下是在互補對偶結(jié)構(gòu)的鎖存器基礎(chǔ)上設(shè)計的主從存貯型觸發(fā)器的電路結(jié)構(gòu)及具體分析。5.1.1電路結(jié)構(gòu)我們應(yīng)用第四章得到的互補對

47、偶結(jié)構(gòu)的三值鎖存器，可以得到如圖5.1.1.所示的三值主從存貯型觸發(fā)器電路結(jié)構(gòu)。它是由兩個互補對偶的三值鎖存器相連接而成的。前一級我們可稱它為主鎖存器，后一級我們稱之為從鎖存器。兩級鎖存器的控制端CP是反相的。為了避免ECL電路開關(guān)動作太快而導致的后一級鎖存器無法正確傳輸信號，故在兩級鎖存器耦合時加了一個積分電路，電阻R以及電容C。其中電阻R取值為1kQ，電容C取值為0.0001nF。加積分電路的作用是對前一級鎖存器輸出的緩沖，使后一級鎖存器可正確工作。 圖5.1.1.1三值主從存儲型觸發(fā)器電路結(jié)構(gòu)5.1.2直接比較型電路結(jié)構(gòu)我們在第三章中己經(jīng)介紹了作為普通ECL電路的一種修正的直接比較ECL

48、電路的設(shè)計方法。我們對如圖5.1.1.1所示的互補對偶的三值主從存貯型觸發(fā)器電路結(jié)構(gòu)做出修正，得到如下圖5.1.2.1所示的直接比較型三值主從存貯型觸發(fā)器電路結(jié)構(gòu)。電路中把正相輸出端的互補對偶的反相輸出端集電極電壓作為反饋的基本信號。反相輸出端集電極電壓加一級閾值為一個單位(即閾值為0.V4的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平0.5;在反饋信號0.5后再加一級閾值為2.0(即閾值為0.8V的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平1.5。這樣就得到了互補對偶的三值主從存貯型觸發(fā)器的修正電路直接比較型電路。電路模擬中，閾值為0.4V的晶體管選取的工藝參數(shù)如下:NPN(Is=

49、1.98E-9 BF=120 TF=3.0 PS CJE=5.96 CJC=2.37 CJS=4.82fF RB=200 RE=56)標志為配的晶體管是閾值為0.8V的晶體管選取的工藝參數(shù)如下:NPN(Is=1E-17 Xti=3 Eg=1.11 Vaf=50 Bf=285.6 Ne=1.183+Ise=69.28E-18 Ikf=20m Xtb=1.5 Br=1 Nc=2 Isc=0.5 Rc=75+ Cjc=2e-30 Mjc=33 Vjc=5 Cje=2e-30)模擬時選取和邏輯值(0，1，2)相對應(yīng)的電壓為(-0.8V,-1.2V，-1.6V)，時鐘信號CP只取二值(0，l)。集電極電

50、阻R0為0.4kQ，恒流源I0為lmA。參數(shù)設(shè)定后，經(jīng)過模擬得到了如圖5.1.2.2所示的瞬態(tài)輸入輸出曲線。圖5.1.2.2輸入的波形D分析，我們考慮了一個時鐘時間內(nèi)電平的多次變化的狀況，電平的每一種變化都考慮在內(nèi)。由輸出波形Q我們可以看出，電路的邏輯功能理想，能良好的實現(xiàn)置數(shù)功能和對前一個狀態(tài)的保持功能。并且只在CP上升沿(負邏輯O一l)觸發(fā)器處在置數(shù)狀態(tài)，并在一個時鐘周期內(nèi)處于保持狀態(tài)。電路實現(xiàn)了一次操作的要求。從輸出波形Q分析，它能完好的實現(xiàn)取反功能，與Q組成互補對偶的輸出系統(tǒng)。圖5.1.2.1直接比較型三值主從存儲型觸發(fā)器電路結(jié)構(gòu)圖5.1.2.2直接比較型三值主從存貯型觸發(fā)器時鐘與輸入

51、輸出波形1.5/1.50.5/0.5020406080020406080abt/ns圖5.1.2.3直接比較型三值主從存貯型觸發(fā)器主鎖存器可變反饋電平0.5與固定參考電平0.5的比較可變反饋電平1.5與固定參考電平1.5的比較0.5/0.58060402001.5/1.5020406080t/nsab圖5.1.2.4直接比較型三值主從存貯型觸發(fā)器從鎖存器(a)可變反饋電平0.5與固定參考電平0.5的比較(b)可變反饋電平1.5與固定參考電平1.5的比較圖5.1.2.3(a)、(b)分別顯示了直接比較型三值主從存貯型觸發(fā)器主鎖存器中可變反饋電平0.5與固定參考電平0.5的比較及可變反饋電平1.5

52、與固定參考電平1.5的比較;圖5.1.2.4(a)、(b)分別顯示了直接比較型三值主從存貯型觸發(fā)器從鎖存器中可變反饋電平0.5與固定參考電平0.5的比較及可變反饋電平1.5與固定參考電平1.5的比較。從電路結(jié)構(gòu)分析，可以看出這個直接比較型的三值D型主從存貯型觸發(fā)器也有對稱的互補對偶結(jié)構(gòu)，和普通的三值D型主從存貯型觸發(fā)器一樣，它主要由十二對晶體管對和一個RC積分電路組成。用傳統(tǒng)方法設(shè)計的主從存貯型觸發(fā)器則由二十幾對晶體管對組成，電路結(jié)構(gòu)相對龐大。直接比較型的D型鎖存器的電阻網(wǎng)絡(luò)由四個單位電阻組成，用傳統(tǒng)方法設(shè)計的電阻網(wǎng)絡(luò)相對也更復(fù)雜。新型結(jié)構(gòu)的輸出系統(tǒng)是互補的雙軌三值輸出系統(tǒng)，相對用傳統(tǒng)方法設(shè)計的單軌三值輸出系統(tǒng)更具優(yōu)越性。與普通型電路相比，直接比較型三值主從存貯型觸發(fā)器的優(yōu)勢是免除了一部分的參考源，并使電路的性能得到了提高。它具有較好的傳輸特性，故有較高抗干擾度，不因參考源落差而降低噪聲容限，比普通ECL電路減少了電壓擺副和平衡負載，所以很大的降低了由電源引起的開關(guān)噪聲。它比單端輸入普通ECL電路具有更快的速度。5.2三值時鐘競爭型觸發(fā)器5.2.1電路結(jié)構(gòu)一次操作型觸發(fā)器的另一種設(shè)計思想是利用時鐘競爭冒險現(xiàn)象產(chǎn)生的窄脈沖而得到的。在基于互補對偶結(jié)構(gòu)的三值D型鎖存器的時鐘競爭型觸發(fā)器設(shè)計中，我們利用EC