eda課程設(shè)計彩燈控制器

1、1.設(shè)計目的 學(xué)習(xí)EDA開發(fā)軟件和MAX+plus 的使用方法，熟悉可編程邏輯器件的使用，通過制作來了解彩燈控制系統(tǒng)。2.設(shè)計題目描述和要求1） 設(shè)計一個彩燈控制器，使彩燈（LED管）能連續(xù)發(fā)出四種以上不同的顯示形式；2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。3）擴充其它功能。3.設(shè)計原理3.1 方案論證這次的彩燈設(shè)計采用的是分模塊來完成的，包括分頻器、計數(shù)器、選擇器、彩燈控制器。其中彩燈控制器是用來輸出不同的花樣，彩燈控制器的輸出則是用一個32進(jìn)制的計數(shù)器來控制，揚聲器的輸出時用不同的頻率來控制，所以用了一個集成分頻器來使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個4

2、選一的選擇器來控制?；谏鲜龅慕榻B本次的彩燈控制采用的模式6來進(jìn)行顯示。 圖3-1-1 模式6結(jié)構(gòu)圖3.2 模塊設(shè)計1)集成分頻器模塊設(shè)計要求顯示不同的彩燈的時候要伴隨不同的音樂，所以設(shè)計分頻器來用不同的頻率控制不同的音樂輸出。模塊說明：Rst:輸入信號 復(fù)位信號 用來復(fù)位集成分頻器的輸出使輸出為“0”，及沒有音樂輸出。Clk:輸入信號 模塊的功能即為分頻輸入的頻率信號。Clk_4、clk_6、clk_8、clk_10：輸出信號 即為分頻模塊對輸入信號clk的分頻，分別為1/4分頻輸出、1/6分頻輸出、1/8分頻輸出、1/10分頻輸出。 圖3-2-1 集成分頻器 2)32進(jìn)制計數(shù)器模塊32進(jìn)制

3、模塊用來控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。Rst:輸入信號 復(fù)位信號 用來復(fù)位32進(jìn)制使其輸出為“00000”。Clk:輸入信號 用來給模塊提供工作頻率。Count_out4.0:輸出信號 即為32進(jìn)制計數(shù)器的輸出。 圖3-2-2 32進(jìn)制計數(shù)器3)彩燈控制模塊彩燈控制模塊用來直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。Rst:輸入信號 使彩燈控制模塊的輸出為“00000000”，即讓彩燈無輸出。Input4.0:輸入信號 不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。Output7.0:輸出信號 直接與彩燈相連來控制彩燈。 圖3-2-3 彩燈控制模塊4) 4選1選

4、擇器模塊Rst:輸入信號 復(fù)位信號 使選擇器的輸出為“0”。In1、in2、in3、in4：輸入信號 接分頻器的輸出。Inp1.0:輸入信號 接4進(jìn)制計數(shù)器的輸出用來控制選擇器的選擇不同的輸入選擇不同的輸出。Output：輸出信號 直接接揚聲器即輸出的是不同的頻率來控制揚聲器播放音樂。 圖3-2-4 4選1選擇器 5)4進(jìn)制計數(shù)器模塊4進(jìn)制計數(shù)器作為選擇器的輸入來控制選擇器選擇不同的頻率作為輸出控制揚聲器工作。Clk:輸入信號 來為計數(shù)器提供工作頻率。Rst:輸入信號 復(fù)位信號 使計數(shù)器的輸出為“00”。 圖3-2-5 4進(jìn)制計數(shù)器3.3 系統(tǒng)結(jié)構(gòu) 整個系統(tǒng)就是各個分模塊組成來實現(xiàn)最后的彩燈控

5、制功能，系統(tǒng)又兩個時鐘來控制一個是控制32進(jìn)制計數(shù)器即控制彩燈控制模塊來實現(xiàn)彩燈的不同輸出，另一個時鐘為分頻器的輸入來進(jìn)行分頻處理，最后用來控制揚聲器發(fā)出不同的音樂，具體分頻處理的時鐘的頻率比實現(xiàn)彩燈控制的時鐘頻率要高。 圖 3-3-1 系統(tǒng)功能模塊4.總結(jié)這次的EDA課程設(shè)計有一周的時間，在這一周的時間里我們充分合理的安排了自己的時間來使本次的課程設(shè)計能夠順利的完成，當(dāng)然我們在本次的設(shè)計中并不是一帆風(fēng)順的，我們遇到了一些的問題，例如我們開始時用的文本的方式用一個總的程序來完成，可以在設(shè)計的過程中我們發(fā)現(xiàn)程序編到后面變量越到很容易搞混淆同時各個進(jìn)程間的聯(lián)系也越來越模糊以至于后面我們自己都不知道

6、程序的整體框圖是什么，導(dǎo)致后面不能夠繼續(xù)下去，后面我們再一次對我們這次的設(shè)計題目進(jìn)行了分析和整理，最后我和我的同伴決定采用分模塊的方式來完成本次的課題設(shè)計，當(dāng)然最重要的是分析各個模塊間的關(guān)系。最后我們采用上面分析的結(jié)構(gòu)框圖。最后我們的設(shè)計很成功，仿真和硬件測試都是正確的，實現(xiàn)了我們的設(shè)計要求和目的。在這次設(shè)計中我們收獲了很多，首先最直接的收獲就是我們鞏固了這門課程所學(xué)過的知識，把它運用到了實踐當(dāng)中，并且學(xué)到了很多在書本撒和那個所沒有學(xué)到的知識，通過查閱相關(guān)資料進(jìn)一步加深了對EDA的了。總的來說，通過這次課程設(shè)計不僅鍛煉了我們的動手和動腦能力，也使我懂得了理論與實際相結(jié)合的重要性，只有理論知識是

7、遠(yuǎn)遠(yuǎn)不夠的，要把所學(xué)的理論知識與實踐相結(jié)合起來，才能提高自己的實際動手能力和獨立思考的能力。在我們的共同努力和指導(dǎo)老師的指引下我們圓滿的完成了彩燈控制器的設(shè)計，實現(xiàn)了設(shè)計目的。6附錄一 程序：-分頻器模塊-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY fenpinqi ISPORT(clk,rst: INstd_logic;clk_10,clk_4,clk_6,clk_8: OUT std_logic);END fenpinqi;ARCHITECTURE cd OF fenpinqi ISbeginp1:process(clk,rst) var

8、iable a:integer range 0 to 20; begin if rst='1' then clk_4<='0' - 復(fù)位信號控制部分 else if clk'event and clk='1'then if a>=3 then a:=0; clk_4<='1' else a:=a+1; clk_4<='0' end if; end if; end if;end process p1;p2:process(clk,rst) variable b:integer rang

9、e 0 to 20; begin if rst='1' then clk_6<='0' - 復(fù)位信號控制部分 else if clk'event and clk='1'then if b>=5 then b:=0; clk_6<='1' else b:=b+1; clk_6<='0' end if; end if; end if;end process p2;p3:process(clk,rst) variable c:integer range 0 to 20; begin if

10、rst='1' then clk_8<='0' - 復(fù)位信號控制部分 else if clk'event and clk='1'then if c>=7 then c:=0; clk_8<='1' else c:=c+1; clk_8<='0' end if; end if; end if;end process p3;p4:process(clk,rst) variable d:integer range 0 to 20; begin if rst='1' then

11、 clk_10<='0' - 復(fù)位信號控制部分 else if clk'event and clk='1'then if d>=9 then d:=0; clk_10<='1' else d:=d+1; clk_10<='0' end if; end if; end if;end process p4;end cd;-4選1選擇器-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY xzq4_1 ISPORT( rst:in std_logic; inp:

12、in integer range 0 to 3;in1,in2,in3,in4: In std_logic;output: OUT std_logic);END xzq4_1;ARCHITECTURE a OF xzq4_1 ISBEGINPROCESS (rst,inp)BEGIN if(rst='1') then output<='0' else case inp is when 0=>output<=in1; when 1=>output<=in2; when 2=>output<=in3; when 3=>

13、output<=in4; when others=>null; end case; end if;END PROCESS;END a;-彩燈控制模塊-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY caideng ISPORT(input: ININTEGER RANGE 0 TO 31; rst:in std_logic; output: OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0);END caideng;ARCHITECTURE a

14、OF caideng ISBEGINPROCESS (input)BEGIN if rst='1' then output<="00000000"sm<="0000000" else case input is when 0=>output<="10000000"sm<="0000110" when 1=>output<="01000000"sm<="0000110" when 2=>output<=

15、"00100000"sm<="0000110" when 3=>output<="00010000"sm<="0000110" when 4=>output<="00001000"sm<="0000110" when 5=>output<="00000100"sm<="0000110" when 6=>output<="00000010"sm&l

16、t;="0000110" when 7=>output<="00000001"sm<="0000110" when 8=>output<="00010000"sm<="0011011" when 9=>output<="00110000"sm<="0011011" when 10=>output<="00111000"sm<="0011011"

17、when 11=>output<="01111000"sm<="0011011" when 12=>output<="01111100"sm<="0011011" when 13=>output<="01111110"sm<="0011011" when 14=>output<="11111110"sm<="0011011" when 15=>output&l

18、t;="11111111"sm<="0011011" when 16=>output<="10000001"sm<="1001111" when 17=>output<="11000001"sm<="1001111" when 18=>output<="11000011"sm<="1001111" when 19=>output<="11100011&qu

19、ot;sm<="0011011" when 20=>output<="11100111"sm<="1001111" when 21=>output<="11110111"sm<="1001111" when 22=>output<="11111111"sm<="1001111" when 23=>output<="00001000"sm<="1001

20、111" when 24=>output<="00000001"sm<="0100110" when 25=>output<="00000010"sm<="0100110" when 26=>output<="00000100"sm<="0100110" when 27=>output<="00001000"sm<="0100110" when 28=&g

21、t;output<="00010000"sm<="0100110" when 29=>output<="00100000"sm<="0100110" when 30=>output<="01000000"sm<="0100110" when 31=>output<="10000000"sm<="0100110" when others=>null; end case; end if; end process; end a;-32進(jìn)制計數(shù)器模塊-LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY counter_32 ISPORT(clk,rst: INstd_logic;count_out: OUT integer range