QuartusII開發(fā)環(huán)境簡介

1、Quartus II開發(fā)環(huán)境簡介一. Quartus II概述Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成設(shè)計輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需

2、要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為AlteraDSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus II設(shè)計工具完全支持VHDL、Verylog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進行基

3、于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis & Synthesis）、適配器（Filter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設(shè)計輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等?？梢酝ㄟ^選擇Start Complication來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。還可以通過選擇

4、Complier Tool（Tools 菜單），在Complier Tool 窗口中運行該模塊來啟動編輯器模塊。在Complier Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。此外，Quartus II還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計中被大量使用，也可在Quartus II普通設(shè)計文件一起使用。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計。在許多實用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能。

5、例如各類片上存儲器、DSP模塊、LVDS驅(qū)動器、PLL以及SERDES和DDIO電路模塊等。圖1-1中所示的上排是Quartus II編譯設(shè)計主控界面，它顯示了Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編（裝配）、時序參數(shù)提取以及編程下載幾個步驟。在圖1-1下排的流程框圖，是與上面的Quartus II設(shè)計流程相對照的標(biāo)準(zhǔn)的EDA開發(fā)流程。Quartus II編譯器支持的硬件描述語言有VHDL（支持VHDL87及VHDL97標(biāo)準(zhǔn)）、Verilog HDL及AHDL（Altera HDL），AHDL是Altera公司自己設(shè)計、制定的

6、硬件描述語言，是一種以結(jié)構(gòu)描述方式為主硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。Quartus II允許來自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計問題。在設(shè)計輸入之后，Quartus II的編譯器將給出設(shè)計輸入的錯誤報告。Quartus II 擁有良好的設(shè)計輸入定位器，用于確定文本或圖形設(shè)計中的錯誤。對于使用HDL的設(shè)計，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。在進行編譯后，可對設(shè)計進行時序仿真。在作仿真前

7、，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過Quartus II提供的編程器下載入目標(biāo)器件中了。編程器Assembler（編程文件匯編）Filter（適配器）Analysis & Synthesis(分析與綜合)圖形或HDL編輯.Timing Analyzer（時序分析器）下載適配器件綜合或編輯設(shè)計輸入仿真圖1-1 Quartus II設(shè)計流程二康芯實驗箱簡介 GW48系列SOPC/EDA實驗開發(fā)系統(tǒng)現(xiàn)在有三種型號，分別是GW48-CK、GK、PK2，其中GW48PK2是最新產(chǎn)品。該系統(tǒng)的實驗電路結(jié)構(gòu)是可控的，即可通過控制接口鍵，

8、使之改變連接方式以適應(yīng)不同的實驗需要。因而，從物理結(jié)構(gòu)上看，實驗板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化重配置。這種“多任務(wù)重配置”設(shè)計方案的目的有3個：1、適應(yīng)更多的實驗與開發(fā)項目；2、適應(yīng)更多的PLD公司的器件；3、適應(yīng)更多的不同封裝的FPGA和CPLD器件。本實驗室為GW48PK2開發(fā)系統(tǒng)，它包含GW48-GK系統(tǒng)全部配置和功能，并增加40P單片機接口實驗?zāi)K、0.5Hz-100MHz標(biāo)準(zhǔn)時鐘源，和128X64點陣LCD液晶顯示屏，含液晶顯示驅(qū)動電路、接口控制電路、負壓發(fā)生器件和顯示緩沖RAM等，可以十分方便地顯示信號波形、瞬態(tài)信號、漢字、圖象、表達式、

9、各種字母符號、數(shù)字等等。特別適合于需要大信息量顯示的EDA或SOC實驗、現(xiàn)代計算機組成原理實驗、基于EDA的DSP實驗、基于SOPC的嵌入式系統(tǒng)實驗及各類IP核的驗證等等；也特別適合于基于EDA的創(chuàng)新實驗開發(fā)。三.使用步驟1. 新建一個工程, 注意頂層設(shè)計實體名必須與頂層文件名一致. 圖1-3 新建一個工程2. 選擇目標(biāo)芯片類型.康芯實驗箱(GW48-PK2)使用的是EP1K30TC144-3目標(biāo)芯片,其它選項采用默認設(shè)置。圖1-4 選擇目標(biāo)芯片類型3.新建一個Verilog文檔，如圖1-5. 圖1-5 新建一個Verilog文檔4. 編輯文檔. 注意模塊名必須與項目名一致.當(dāng)文檔編輯完成后，

10、先進行保存，然后才能進行編譯。圖1-6 編輯文檔5.對編輯好的文檔進行完全編譯，如圖1-7.圖1-7 完全編譯在完全編譯情況下,Quartus II 進行4項工作:Analysis & Synthesis、Fitter、Assembler、和 Timing Analysis，并給出相映的信息報告，還可以通過選擇Start單獨運行這四個模塊。如果有錯誤產(chǎn)生，可在錯誤信息報告欄里雙擊某一錯誤信息，在程序中確定錯誤位置，對其進行修改，然后重新保存、編譯，直到成功為止。6.Quartus II 時序仿真當(dāng)文檔編譯成功后，可進行時序仿真，以檢測設(shè)計的程序是否符合要求。具體方法如圖1-8.圖1-8 時序仿

11、真7. 在Quartus II 上通過時序仿真后,還需將程序下載到目標(biāo)芯片中進行硬件測試.本實驗使用的芯片是EP1K30TC144-3,引腳綁定如圖1-9所示.第一種方法:單擊進入引腳分配界面,彈出右邊的選項框. 雙擊To下的空白處彈出下拉菜單,并選擇相應(yīng)的引腳根據(jù)白皮書EDA/SOPC技術(shù)實驗講義P142，“適用于Quartus的部分引腳對照表”中，選擇GWAK30/50EP1K30/20/50TQC144的信號名與引腳號，根據(jù)P133-P138所選取的工作模式及引腳確定引腳號.工作模式的選定以方便引腳綁定為準(zhǔn).引腳綁定完成后,需要保存,并重新編譯一次.第二種方法:單擊Pin Planner進入引腳分配界面.采取引腳托拽的方法