VLSI碩士研究生復(fù)習(xí)參考題

1、一. 填空集成電路中的電阻分為金屬層電阻, 多晶硅電阻和擴(kuò)散電阻等. 金屬層電阻的阻值只與該電阻的設(shè)計(jì) _ 有關(guān); 多晶硅電阻和擴(kuò)散電阻的阻值除與該電阻的設(shè)計(jì) _ 有關(guān)外還與導(dǎo)電區(qū)的 _ 有關(guān).MOS 集成電路中的寄生電容大致可分為 _, _ 和_ 三大部分.在 MOS傳輸門中, NMOS管對(duì) _ 電平傳輸有損耗, PMOS管對(duì) _ 電平傳輸有損耗.高電平噪聲容限MNH表達(dá)為_,低電平噪聲容限MNL表達(dá)為_, 噪聲容限MN表達(dá)為_。存儲(chǔ)器可以實(shí)現(xiàn)組合電路。若使用128 X 8bits 的存儲(chǔ)體可實(shí)現(xiàn)_個(gè)_輸入的邏輯函數(shù)。CMOS 與非門電路直流特性設(shè)計(jì)中, 假設(shè)各管幾何尺寸相同和工藝參數(shù)不變,

2、最惡劣情況將發(fā)生在NMOS管 _ 的狀態(tài)下, 這時(shí)輸出_電平最差.CMOS 或非門電路直流特性設(shè)計(jì)中, 假設(shè)各管幾何尺寸相同和工藝參數(shù)不變,最惡劣情況將發(fā)生在NMOS管 _ 的狀態(tài)下, 這時(shí)輸出_電平最差.在MOS集成電路的制造實(shí)現(xiàn)中，NMOS晶體管是在_型的襯底材料上制成的；PMOS晶體管是在_型的襯底材料上制成的。三態(tài)邏輯門電路的三種輸出狀態(tài)分別為高電平、_和_。 當(dāng)NMOS晶體管的柵源電壓VGSn、漏源電壓VDSn滿足關(guān)系VDSn =VGSn時(shí)，該NMOS晶體管處于 工作狀態(tài)。CMOS 或非門電路時(shí)間特性設(shè)計(jì)中, 假設(shè)各管幾何尺寸相同和工藝參數(shù)不變,將使脈沖波形的_沿變差。CMOS 與非

3、門電路時(shí)間特性設(shè)計(jì)中, 假設(shè)各管幾何尺寸相同和工藝參數(shù)不變,將使脈沖波形的_沿變差。 集成電路中的電阻分為金屬層電阻, 多晶硅電阻和擴(kuò)散電阻等. 金屬層電阻的阻值只與該電阻的設(shè)計(jì) _ 有關(guān); 多晶硅電阻和擴(kuò)散電阻的阻值除與該電阻的設(shè)計(jì)幾何尺寸有關(guān)外還與導(dǎo)電區(qū)的 _ 有關(guān). 在CMOS傳輸門中, NMOS管對(duì) _ 電平傳輸有損耗, PMOS管對(duì) _ 電平傳輸有損耗. CMOS 與非門電路直流特性設(shè)計(jì)中, 假設(shè)各管幾何尺寸相同和工藝參數(shù)不變,最惡劣情況將發(fā)生在NMOS管 _ 的狀態(tài)下, 這時(shí)輸出低電平最差. 存儲(chǔ)器可以實(shí)現(xiàn)組合電路。若使用128 X 8bits 的存儲(chǔ)體可實(shí)現(xiàn)8個(gè)_輸入的邏輯函數(shù)。

4、 在MOS集成電路的制造實(shí)現(xiàn)中，NMOS晶體管是在_型的襯底材料上制成的；PMOS晶體管是在_型的襯底材料上制成的。 三態(tài)邏輯門電路的三種輸出狀態(tài)分別為高電平、_和_。二、簡答題：1、什么是數(shù)字集成電路設(shè)計(jì)的全定制方式、半定制方式和用戶自編程方式?他們各自有什么特點(diǎn)，適用范圍怎樣?2、什么是數(shù)字系統(tǒng)設(shè)計(jì)過程中邏輯功能仿真，它的意義是什么? 3、什么是數(shù)字系統(tǒng)設(shè)計(jì)過程中的后仿真，它的意義是什么? (3分)4、什么是單位晶體管。單位晶體管在版圖及參比分析中的作用是什么？(5分)5、單位負(fù)載與單位驅(qū)動(dòng)能力是怎樣表述的? (3分)6、單位負(fù)載與單位驅(qū)動(dòng)能力在數(shù)字集成電路設(shè)計(jì)中有什么意義? (3分)7、

5、數(shù)字集成電路的時(shí)延模型是怎樣表達(dá)的? 各部份分別代表什么含義? 8、從測(cè)試的角度考慮問題，在電路設(shè)計(jì)中應(yīng)采用什么樣的電路元件和電路結(jié)構(gòu)能有效地保證仿真和制成電路的有效測(cè)試。9、數(shù)字集成電路中，什么是信號(hào)邊沿歪斜？產(chǎn)生的原因是什么?10、數(shù)字集成電路中信號(hào)邊沿歪斜會(huì)產(chǎn)生什么不利影響，產(chǎn)生的原因是什么? (6分)11、信號(hào)邊沿歪斜會(huì)對(duì)數(shù)字集成電路產(chǎn)生什么不利影響，產(chǎn)生的原因是什么? 12、改善信號(hào)邊沿歪斜的措施有哪些方法?這些方法的主要著眼點(diǎn)在哪里?13、關(guān)鍵時(shí)延路徑的基本概念是什么?對(duì)系統(tǒng)有哪些影響?14、噪聲容限的基本意義?表達(dá)形式? 當(dāng)某邏輯器件的輸入輸出電平為：VOL = 0.5 V, V

6、OH= 2.7 V, VIL = 0.8 V, VIH = 2.0 V, 則噪聲容限值是多少。15、靜態(tài)同步系統(tǒng)的基本定義是什么?16、系統(tǒng)總線設(shè)計(jì)中對(duì)總線上的信號(hào)傳遞有什么規(guī)定?17、請(qǐng)畫出數(shù)字倒相器直流轉(zhuǎn)移特性曲線,并說明曲線中各參數(shù)的含義是什么?18、請(qǐng)畫出數(shù)字倒相器時(shí)間波形曲線, 并說明曲線中各參數(shù)的含義及定義是什么?1、數(shù)字系統(tǒng)設(shè)計(jì)過程中邏輯功能仿真的意義是什么? 2、什么是關(guān)鍵時(shí)延路徑? 它對(duì)系統(tǒng)有哪些影響?3、靜態(tài)同步系統(tǒng)的基本定義是什么?4、噪聲容限的基本意義? 當(dāng)某邏輯器件的輸入輸出電平為：VOL = 0.5 V, VOH= 2.7 V, VIL = 0.8 V, VIH =

7、 2.0 V, 則噪聲容限值是多少。 5、系統(tǒng)總線設(shè)計(jì)中對(duì)總線上的信號(hào)傳遞有什么規(guī)定?三、選擇題數(shù)字倒相器輸入輸出直流電壓特性曲線如圖所示，曲線中有參數(shù)VOH、VOL、VTH、VIH、VIL。其中 VOH是指_、 VIH是指_、 VTH是指_、 VOL是指_、 VIL是指_。 （A）最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小

8、輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 當(dāng)NMOS晶體管的柵源電壓VGSn、漏源電壓VDSn滿足關(guān)系 0 < VDSn < VGSn-VTn時(shí)，該晶體管處于 工作狀態(tài)；這時(shí)該晶體管的漏極電流表達(dá)為IDn=_ 。 (A) 截止區(qū) (B) 線性導(dǎo)通區(qū) (C) 有源導(dǎo)通區(qū) (A) 0 (B) n(VGSn-VTn) VDSn 0.5VDSn2 (C) 0.5n(VGSn-VTn) 2 當(dāng)NMOS晶體管的柵源電壓VGSn、漏源電壓VDS

9、n滿足關(guān)系 0 < VGSn-VTn < VDSn時(shí)，該NMOS晶體管處于 工作狀態(tài)；這時(shí)該NMOS晶體管的漏極電流表達(dá)為IDn=_ 。 （A） 截止區(qū) （B） 線性導(dǎo)通區(qū) （C） 有源導(dǎo)通區(qū) （D）線性電阻區(qū) （A） 0 （B）n(VGSn-VTn) VDSn 0.5VDSn2 （C）0.5n(VGSn-VTn) 2NMOS 晶體管的襯底應(yīng)連接在_ ；NMOS晶體管的源極應(yīng)連接在 _。 （A） 電源正極 （B）電源負(fù)極 （C）漏極 （D）無連接 （A） 電路高電位點(diǎn)（B）電路低電位點(diǎn) （C）漏極 （D）無連接PMOS 晶體管的源極應(yīng)連接在_ 或 _。（A） 電路高電位 （B）電源

10、負(fù)極 （C）漏極 （D）無連接（A） 電源正極 （B）電源負(fù)極 （C）漏極 （D）無連接在靜態(tài)CMOS數(shù)字邏輯電路中，基本邏輯門都具有倒相（非）輸出的特點(diǎn)，該特點(diǎn)是因_產(chǎn)生的。（A） 有專門設(shè)計(jì)的倒相器 （B） 電路結(jié)構(gòu)（C） NMOS連接 （D） PMOS連接在CMOS集成電路的設(shè)計(jì)中，單位負(fù)載是指_。（A） 1電阻 （B）1F 電容 （C）最小尺寸MOS晶體管的柵極表現(xiàn)出的阻抗（D）最小尺寸CMOS邏輯門輸入端表現(xiàn)出的阻抗 在CMOS集成電路的制造工藝中有一種稱為P阱工藝的制造過程，該工藝是在N型襯底材料上制出P型擴(kuò)散區(qū)（P阱），然后在N型襯底和P型擴(kuò)散區(qū)（P阱）上制成不同的晶體管。問在N

11、型襯底上制成的是_；PMOS晶體管是在P型擴(kuò)散區(qū)（P阱）上制成的是_；N型襯底應(yīng)連接到_而P型擴(kuò)散區(qū)（P阱）應(yīng)連接到_ 。 (A) NMOS晶體管 (B)PMOS晶體管 (C) 雙極性晶體管BJT (D) 結(jié)型場(chǎng)效應(yīng)管JFET (E) NMOS晶體管 (F)PMOS晶體管 (G) 雙極性晶體管BJT (H) 結(jié)型場(chǎng)效應(yīng)管JFET (I) 源極 (J) 漏極 (K) 電源正極 （L）電源負(fù)極 (M) 源極 (N) 漏極 (O) 電源正極 （P）電源負(fù)極我們知道電子的表面遷移率n與空穴的表面遷移率p是不同的，從估算的角度看，比值n/p=_。 (A) 1.5 (B) 2 (C) 2.5 (D) 3

12、在開關(guān)邏輯電路中，串聯(lián)的多只NMOS晶體管代表了_邏輯關(guān)系，并聯(lián)的多只NMOS晶體管代表了_邏輯關(guān)系；在靜態(tài)CMOS數(shù)字邏輯電路中與串聯(lián)的 NMOS晶體管相對(duì)應(yīng)的PMOS晶體管應(yīng)是_連接關(guān)系，與并聯(lián)的 NMOS晶體管相對(duì)應(yīng)的PMOS晶體管應(yīng)是_連接關(guān)系， (A) 與 (B) 或 (C) 與非 (D) 或非 (E) 與 (F) 或 (G) 與非 (H) 或非 ( I ) 串聯(lián) (J) 并聯(lián) (K) 無連接 (L) 任意連接 (M) 串聯(lián) (N) 并聯(lián) (O) 無連接 (P) 任意連接輸入輸出直流電壓特性曲線1. 數(shù)字倒相器輸入輸出直流電壓特性曲線如圖所示，曲線中有參數(shù)VOH、VOL、VTH、VI

13、H、VIL。其中 VOH是指_、 VIH是指_、 VTH是指_、 VOL是指_、 VIL是指_。 （A）最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）最大輸入低電平 （A） 最小輸出高電平（B）最大輸出低電平（C）最小輸入高電平（D）邏輯門閾值電壓（E）

14、最大輸入低電平 2當(dāng)NMOS晶體管的柵源電壓VGSn、漏源電壓VDSn滿足關(guān)系 0 < VDSn < VGSn-VTn時(shí)，該晶體管處于 工作狀態(tài)；這時(shí)該晶體管的漏極電流表達(dá)為IDn=_ 。 (A) 截止區(qū) (B) 線性導(dǎo)通區(qū) (C) 有源導(dǎo)通區(qū) (A) 0 (B) n(VGSn-VTn) VDSn 0.5VDSn2 (C) 0.5n(VGSn-VTn) 2 3NMOS 晶體管的襯底應(yīng)連接在_ ；NMOS晶體管的源極應(yīng)連接在 _。 （A） 電源正極 （B）電源負(fù)極 （C）漏極 （D）無連接 （A） 電路高電位點(diǎn)（B）電路低電位點(diǎn) （C）漏極 （D）無連接4在靜態(tài)CMOS數(shù)字邏輯電路中

15、，基本邏輯門都具有倒相（非）輸出的特點(diǎn)，該特點(diǎn)是因_產(chǎn)生的。（A） 有專門設(shè)計(jì)的倒相器 （B） 電路結(jié)構(gòu)（C） NMOS連接 （D） PMOS連接、四、電路分析與設(shè)計(jì)1耗盡型負(fù)載 NMOS 倒相器電路如圖示, 要求 a.確定輸入 Vi 從低電平變化到高電平時(shí), 各管直流工作狀態(tài)變化的邊界條件, 并列出相應(yīng)的電路方程式. b.確定該倒相器輸出時(shí)間波形的上升時(shí)間特性. ( 只考慮負(fù)載電容 CL 的影響) 2. 增強(qiáng)型負(fù)載 NMOS 倒相器電路如圖示, N1、N2都是增強(qiáng)型NMOS管。要求： a.確定輸入 Vin 從低電平變化到高電平時(shí), 各管直流工作狀態(tài)變化的邊界條件, 并列出相應(yīng)的電路方程式。確

16、定輸出Vout的高電平電壓和低電平電壓 b.確定該倒相器輸出時(shí)間波形的上升時(shí)間特性. ( 假設(shè)：IDN1>>IDN2，同時(shí)只考慮負(fù)載電容 CL 的影響) 3. 已知下圖中的(a)圖是一個(gè)未完成的CMOS二輸入與非門的局部電路；(b)圖是一個(gè)未完成的CMOS二輸入或非門的局部電路。虛線框內(nèi)表示的是未完成的電路部分。請(qǐng)?jiān)诟髯缘膱D中完成尚未完成的電路部分。 4. 畫出CMOS倒相器電路。確定輸入 Vin 從低電平變化到高電平時(shí), 各管直流工作狀態(tài)變化的邊界條件, 并列出相應(yīng)的電路方程式。 5. CMOS 傳輸門電路如圖所示. 試確定該電路完成的功能；為信號(hào)端、賦以特定的信號(hào)要求，使得在輸

17、出端分別獲得二輸入與功能以及二輸入或功能； 對(duì)求得的二輸入與功能以及二輸入或電路畫出最簡晶體管級(jí)電路圖。 6. CMOS 傳輸門組成的電路如圖示，假設(shè)Vcl(0)=0v,現(xiàn)在輸入端A加一理想的脈沖源，CTL,CTL施加互補(bǔ)的控制信號(hào)使NMOS管MN和PMOS管MP導(dǎo)通工作。試分析電路的工作過程，MN,MP管的狀態(tài)轉(zhuǎn)換情況，建立輸出波形的上升時(shí)間關(guān)系。 7. 已知異或門的邏輯表達(dá)式為： ，請(qǐng)將該表達(dá)式以、AOI結(jié)構(gòu)畫出該異或門的晶體管級(jí)靜態(tài)CMOS電路；、再畫出該異或門的CMOS傳輸門的實(shí)現(xiàn)電路。8. 已知異或非門的邏輯表達(dá)式為： ，請(qǐng)將該邏輯表達(dá)式以、AOI結(jié)構(gòu)畫出該異或非門的晶體管級(jí)靜態(tài)CMOS電路；、再畫出該異或非門的CMOS傳輸門的實(shí)現(xiàn)電路。TETIENDQ*0X0XQ10XX011XX10X1000X1119. 試設(shè)計(jì)滿足如下要求的SCAN D 觸發(fā)器。簡要說明該器件的使用方法。10. 已知一個(gè)8-bit環(huán)形移位（左移）電路，其功能表如下?，F(xiàn)要求以該電路為核心擴(kuò)展為能實(shí)現(xiàn)左移/右移功能的環(huán)形移