使用SignalTapⅡ邏輯分析儀調(diào)試FPGA_圖文

1、45EL EC TR ON IC P RO DU CT S CH I NA MAY 2005 可編程邏輯器件專題使用SignalTap II 邏輯分析儀調(diào)試FPGA使用SignalTap II 邏輯分析儀調(diào)試FPGA Design debugging of FPGA using SignalTapII embeded logic analyzer西安交通大學(xué)電氣工程學(xué)院郭佳佳胡曉菁王永良1概述隨著F P G A 容量的增大設(shè)計(jì)調(diào)試成為一個(gè)很繁重的任務(wù)設(shè)計(jì)人員需要一種簡易有效的測試工具傳統(tǒng)的邏輯分析儀在測試復(fù)雜的FPGA 設(shè)計(jì)時(shí) 1設(shè)計(jì)中器件的選擇依據(jù)設(shè)計(jì)規(guī)模而定 2設(shè)計(jì)者為減小電路板的面積在不

2、改變PCB 板布線的情況下引出I/O 引腳非常困難外接邏輯分析儀有改變FPGA設(shè)計(jì)中信號原來狀態(tài)的可能 4將會加重設(shè)計(jì)方的經(jīng)濟(jì)負(fù)擔(dān)一種新的調(diào)試工具QuartusII中的SignalTap II滿足了FPGA開發(fā)中硬件調(diào)試的要求便于升級價(jià)格低廉等特點(diǎn)并以一個(gè)實(shí)例介紹該分析儀具體的操作方法和步驟能夠捕獲和顯示可編程單芯片系統(tǒng)設(shè)計(jì)中實(shí)時(shí)信號的狀態(tài)它支持多達(dá)1024個(gè)通道每個(gè)分析儀均有10級觸發(fā)輸入/輸出SignalTapII為設(shè)計(jì)者提供了業(yè)界領(lǐng)先的SOPC 設(shè)計(jì)的實(shí)時(shí)可視性目前SignalTapII邏輯分析儀支持的器件系列包括SignalTapII將邏輯分析模塊嵌入到FPGA 中邏輯分析模塊對待測節(jié)

3、點(diǎn)的數(shù)據(jù)進(jìn)行捕獲使用SignalTapII無需額外的邏輯分析設(shè)備SignalTapII 對FPGA 的引腳和內(nèi)部的連線信號進(jìn)行捕獲后因此使用SignalTapII的一般流程是建立SignalTapII(.stp文件并加入工程編譯并下載設(shè)計(jì)到FPGA在測試完畢后將該邏輯分析儀從項(xiàng)目中刪除1采樣時(shí)鐘決定了顯示信號波形的分辨率否則無法正確反映被測信號波形的變化2可以使用NodeFinder中的SignalTapII濾波器查找所有預(yù)綜合和布局布線后的SignalTap II節(jié)點(diǎn)邏輯分析器不可測試的信號包括P L L 的時(shí)鐘輸出L V D S信號配置采樣深度SignalTapII所能顯示的被測信號波形的

4、時(shí)間長度為T xT x = N本文介紹了可編程邏輯器件開發(fā)工具QuartusII中SingalTapII嵌入式邏輯分析器的使用詳細(xì)介紹使用SignalTapII對FPGA調(diào)試的具體方法和步驟SignalTap圖1 SignalTapII嵌入式邏輯分析器2005/546T s Ϊ²ÉÑùʱÖÓµÄÖÜÆÚÉèÖÃbuffer acquisition mode Á¬Ð

5、ø´æ´¢Á½ÖÖģʽ½«Õû¸ö»º´æ·Ö³É¶à¸öƬ¶Î(segment¸Ã¹¦ÄÜ¿ÉÒÔÈ¥µ

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8、6;óÔÚQuartusII ÖÐSignalTap II ´°¿Úϲ鿴Âß¼-·ÖÎöÒDz¶»ñ½á¹ûÒÔ¹©ÍâÉèµÄÂß¼-

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11、#199;µÄʹÓÃÊý×Ö±¶ÆµÆ÷µÄ±¶ÆµÊä³öÌṩA D C ¿ØÖÆÆ÷µÄ²ÉÑù´¥·¢Âö&

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13、#207;ÂÒ»¸ö´¥·¢Âö³åµÄµ½À´ADC ²ÉÑù¿ØÖÆÆ÷µÄ״̬»ú½øÐÐÒ»´Î²ÉÑ

14、49;²Ù×÷Íê³É±»²âÐźÅÒ»¸ö»ù²¨ÖÜÆÚN¸öµãµÄµÈ¼ä¸ô²ÉÑù¾¡¿ÉÄ&#

15、220;µØ±£³ÖN¸öµãµÄ²ÉÑù¿í¶ÈÕýºÃΪ±»²âÐźÅÒ»¸öÖܲ¨µÄ¿í¶ÈË&

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18、202;½½øÐÐÑéÖ¤¶øÔÚÑ-»·²ÉÑù´æ´¢·½Ê½ÏÂ圖2ADC0809采樣控制器圖3SignalTapII文 件的設(shè)置步驟 47EL EC TR ON IC P RO DU CT S CH I NA MAY 2005 可編程邏輯器件專題SignalTapII記錄了一次采樣過程的所有

19、數(shù)據(jù)從中可以看到FPGA 控制ADC0809轉(zhuǎn)換的時(shí)序波形設(shè)其值為2561bit segments和單次觸發(fā)相同的是邏輯分析儀在A D C 0809采樣時(shí)鐘上升沿時(shí)觸發(fā)邏輯分析儀因此捕獲1位數(shù)據(jù)后邏輯分析儀停止一共啟動256次設(shè)顯示格式為L i n e Chart分片采樣圖5是連續(xù)采樣256個(gè)點(diǎn)的結(jié)果波形提供了芯片測試的一個(gè)很好的途徑它在器件內(nèi)部捕獲節(jié)點(diǎn)進(jìn)行分析和判斷系統(tǒng)故障具有很好的效果按照上述SignalTapII的使用步驟并對文件進(jìn)行設(shè)置如1處設(shè)置采樣時(shí)鐘ct32處添加測試信號3處是采樣深度的設(shè)置在4處的設(shè)置確定了在clko時(shí)鐘的上升沿觸發(fā)邏輯分析儀在分段存儲模式下設(shè)置為Sigmente

20、d5121bitsegments每段1個(gè)位的存儲深度另外首先將STP 文件設(shè)置成連續(xù)存儲模式在連續(xù)存儲模式下這樣 使用SignalTap邏輯分析儀調(diào)試FPGA作者:郭佳佳, 胡曉菁, 王永良作者單位:西安交通大學(xué)電氣工程學(xué)院刊名:今日電子英文刊名:ELECTRONIC PRODUCTS CHINA年,卷(期:2005,(5被引用次數(shù):5次相似文獻(xiàn)(10條SingalTap II邏輯分析儀是Altera公司Quartus II軟件中內(nèi)嵌的一種調(diào)試程序,通過把一段執(zhí)行邏輯分析功能的代碼和客戶的設(shè)計(jì)組合在一起編譯、布局布線,完成傳統(tǒng)邏輯分析儀的功能,可以在調(diào)試過程中觀察軟硬件的交互作用.文章通過一個(gè)

21、十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)實(shí)例,詳細(xì)闡述用SignalTap II對FPGA調(diào)試的具體方法和調(diào)試步驟.實(shí)驗(yàn)結(jié)果證明,該調(diào)試方法操作方便,實(shí)時(shí)性較高,可加快系統(tǒng)的開發(fā)過程.2.學(xué)位論文高艷輝基于FPGA的邊界掃描控制器的設(shè)計(jì)2010隨著印制電路板功能的日益增強(qiáng),結(jié)構(gòu)日趨復(fù)雜,系統(tǒng)中各個(gè)功能單元之間的連線間距越來越細(xì)密,基于探針的電路系統(tǒng)測試方法已經(jīng)很難滿足現(xiàn)在的測試需要。邊界掃描測試(BST技術(shù)通過將邊界掃描寄存器單元安插在集成電路內(nèi)部的每個(gè)引腳上,相當(dāng)于設(shè)置了施加激勵和觀測響應(yīng)的內(nèi)建虛擬探頭,通過該技術(shù)可以大大的提高數(shù)字系統(tǒng)的可觀測性和可控性,降低測試難度。針對這種測試需求,本文給出了基于FPGA的邊

22、界掃描控制器設(shè)計(jì)方法。 完整的邊界掃描測試系統(tǒng)主要由測試控制部分和目標(biāo)器件構(gòu)成,其中測試控制部分由測試圖形、數(shù)據(jù)的生成與分析及邊界掃描控制器兩部分構(gòu)成。而邊界掃描控制器是整個(gè)系統(tǒng)的核心,它主要實(shí)現(xiàn)JTAG協(xié)議的自動轉(zhuǎn)換,產(chǎn)生符合IEEE標(biāo)準(zhǔn)的邊界掃描測試總線信號,而邊界掃描測試系統(tǒng)工作性能主要取決與邊界掃描控制器的工作效率。因此,設(shè)計(jì)一個(gè)能夠快速、準(zhǔn)確的完成JTAG協(xié)議轉(zhuǎn)換,并且具有通用性的邊界掃描控制器是本文的主要研究工作。 本文首先從邊界掃描技術(shù)的基本原理入手,分析邊界掃描測試的物理基礎(chǔ)、邊界掃描的測試指令及與可測性設(shè)計(jì)相關(guān)的標(biāo)準(zhǔn),提出了邊界掃描控制器的總體設(shè)計(jì)方案。其次,采用模塊化設(shè)計(jì)思

23、想、VHDL語言描述來完成要實(shí)現(xiàn)的邊界掃描控制器的硬件設(shè)計(jì)。然后,利用自頂向下的驗(yàn)證方法,在對控制器內(nèi)功能模塊進(jìn)行基于Testbench驗(yàn)證的基礎(chǔ)上,利用嵌入式系統(tǒng)的設(shè)計(jì)思想,將所設(shè)計(jì)的邊界掃描控制器集成到SOPC中,構(gòu)成了基于SOPC的邊界掃描測試系統(tǒng)。并且對SOPC系統(tǒng)進(jìn)行軟硬件協(xié)同仿真,實(shí)現(xiàn)對邊界掃描控制器的功能驗(yàn)證后將其應(yīng)用到實(shí)際的測試電路當(dāng)中。最后,在基于SignalTap硬件調(diào)試的基礎(chǔ)上,軟硬件結(jié)合對整個(gè)系統(tǒng)可行性進(jìn)行了測試。從測試結(jié)果看,達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo),該邊界掃描控制器的設(shè)計(jì)方案是正確可行的。 本文設(shè)計(jì)的邊界掃描控制器具有自主知識產(chǎn)權(quán),可以與其他處理器結(jié)合構(gòu)成完整的邊界掃描

24、測試系統(tǒng),并且為SOPC系統(tǒng)提供了一個(gè)很有實(shí)用價(jià)值的組件,具有很明顯的現(xiàn)實(shí)意義。設(shè)計(jì)和驗(yàn)證超高密度FPGA的方法是采用邏輯分析儀、示波器和總線分析儀,通過測試頭和連接器把信號送到儀器上.隨著FPGA設(shè)計(jì)復(fù)雜度的增加,傳統(tǒng)的測試方法受到局限.在FPGA內(nèi)部嵌入邏輯分析核,構(gòu)成一種嵌入式邏輯分析儀,對FPGA器件內(nèi)部所有的信號和節(jié)點(diǎn)進(jìn)行測試,這一方法同樣可以達(dá)到FPGA開發(fā)中硬件調(diào)試的要求,并且具有無干擾、便于升級和使用方便等優(yōu)點(diǎn).SignalTap正是這樣一種嵌入式邏輯分析儀,本文詳細(xì)介紹了其在調(diào)試FPGA時(shí)的具體方法和步驟.介紹一種利用計(jì)算機(jī)打印口調(diào)試ALTERA的FLEX10K系列FPGA的

25、方法。對于沒有ALTERA的Quartus軟件的設(shè)計(jì)者,該方法可以在一定程度上彌補(bǔ)MAX+PLUSIIl軟件沒有SignalTap邏輯分析功能的不足?，F(xiàn)場可編程門陣列(FPGA廣泛應(yīng)用于數(shù)字系統(tǒng)的設(shè)計(jì),在數(shù)字系統(tǒng)中設(shè)計(jì)內(nèi)置的信號發(fā)生器和嵌入的邏輯分析儀有助于系統(tǒng)硬件調(diào)試.分析了FPGA內(nèi)置信號發(fā)生器實(shí)現(xiàn)原理和嵌入邏輯分析儀SignalTap II的配置,并給出了在研制1Gb/s光纖通道交換機(jī)過程中的系統(tǒng)硬件調(diào)試實(shí)例,豐富了硬件調(diào)試方法.6.學(xué)位論文彭平良基于FPGA的嵌入式圖像采集卡的研究2007圖像采集和處理技術(shù)在機(jī)器視覺和圖像分析等諸多領(lǐng)域應(yīng)用十分廣泛,大部分情況下,采集卡只需將前端相機(jī)捕

26、獲的圖像信息正確地傳回計(jì)算機(jī)即可。但是在要求較高的應(yīng)用場合需要采集卡能準(zhǔn)確控制外部光源和相機(jī),完成圖像采集,預(yù)處理,數(shù)據(jù)傳輸。只有這樣,用戶才可以根據(jù)不同的興趣和需求對特定的某些圖像進(jìn)行采集、傳輸以及處理,以達(dá)到某種分析目的。本文根據(jù)國家985二期項(xiàng)目“三維粒子圖像測速系統(tǒng)”的圖像采集與處理需要,設(shè)計(jì)開發(fā)了一款以FPGA為核心控制芯片的嵌入式圖像采集卡。采集卡以FPGA為邏輯和算法實(shí)現(xiàn)的核心器件,不僅實(shí)現(xiàn)了傳統(tǒng)意義上的圖像采集,而且實(shí)現(xiàn)了CCD相機(jī)控制和激光器同步曝光功能,打破了以往單純靠增加硬件設(shè)備實(shí)現(xiàn)同步控制的方法,簡化了系統(tǒng)硬件結(jié)構(gòu)并節(jié)約系統(tǒng)成本。此外,在系統(tǒng)中嵌入了圖像增強(qiáng)算法和采用P

27、CI接口與計(jì)算機(jī)連接滿足了高速采集的要求。同時(shí),采用市場上廣泛應(yīng)用的Camera Link作為采集卡的圖像輸入接口,提高了系統(tǒng)的通用性、傳輸速率和抗干擾能力,簡化圖像獲取設(shè)備和模擬攝像頭之間需要視頻解碼等連接。具有嵌入式處理功能,光源同步和相機(jī)控制的采集卡將使機(jī)器視覺系統(tǒng),圖像測速等諸多領(lǐng)域的圖像采集應(yīng)用變得更為便捷。論文首先對圖像采集卡系統(tǒng)的組成、整體方案和可行性進(jìn)行了論證。然后給出了圖像采集卡的硬件設(shè)計(jì)。在此部分結(jié)合整體設(shè)計(jì)方案,討論芯片的選型問題。根據(jù)所選芯片的本身特點(diǎn),分模塊地對圖像采集卡的硬件設(shè)計(jì)原理進(jìn)行了詳細(xì)的闡述。接下來是圖像采集卡的軟件設(shè)計(jì)部分。用VHDL和原理圖結(jié)合的方法對F

28、PGA進(jìn)行編程,實(shí)現(xiàn)了圖像采集系統(tǒng)的各個(gè)功能模塊。根據(jù)圖像采集系統(tǒng)的要求用DriverWorks軟件設(shè)計(jì)了圖像采集卡的WDM底層驅(qū)動程序和上層應(yīng)用程序。最后是用FPGA實(shí)現(xiàn)了帶修改參數(shù)的硬件嵌入式圖像處理算法圖像增強(qiáng)。論文中使用QUARTUS軟件嵌入的邏輯分析儀SignalTap對FPGA設(shè)計(jì)的模塊進(jìn)行了硬件調(diào)試,給出了調(diào)試的時(shí)序圖和調(diào)試結(jié)果,經(jīng)測試分析該采集卡滿足“三維粒子圖像測速系統(tǒng)”的要求,達(dá)到了預(yù)期目標(biāo)。基于FPGA的運(yùn)動控制卡采用脈沖加方向的閉環(huán)控制方式,具有結(jié)構(gòu)簡單,集成度高、實(shí)時(shí)性好等優(yōu)點(diǎn).從硬件的構(gòu)成、設(shè)計(jì)和算法實(shí)現(xiàn)等方面入手,闡述了運(yùn)動控制卡的設(shè)計(jì)和開發(fā).用硬件描述語言VHD

29、L(very high speed integrated circuit HDL和原理圖結(jié)合的方式對FPGA編程實(shí)現(xiàn)系統(tǒng)的主要硬件邏輯和算法,從而提高了系統(tǒng)的靈活性和移植性.在硬件算法上,采用乒乓操作處理高速的分頻倍數(shù)數(shù)據(jù)流,提高了系統(tǒng)的實(shí)時(shí)性和控制精度;并且提出了一種基于加二計(jì)數(shù)器的分頻算法,實(shí)現(xiàn)任意分頻倍數(shù)的分頻.利用嵌入式調(diào)試工具SignalTap對運(yùn)動控制卡進(jìn)行硬件調(diào)試和仿真,給出了相應(yīng)的誤差分析.簡述I2C總線的原理;介紹幾種I2C接口芯片的初始化方法;以AD9883A的初始化為例,重點(diǎn)說明基于FPGA的I2C配置模塊,在Quartus軟件中進(jìn)行了I2C 總線主從模式下的仿真,并用其內(nèi)嵌邏輯軟分析儀SignalTap 完成了硬件調(diào)試.以I2C總線協(xié)議為根據(jù),用有限狀態(tài)機(jī)(FSM:Finite State Machine設(shè)計(jì)了基于FPGA的I2C初始化程序模塊.主要