數(shù)字電路試卷zongjuan

1、數(shù)字電路試卷 圖1一、單項(xiàng)選擇題（將正確答案填入答題欄內(nèi)。每小題1分，共15分）1、 下列3個(gè)數(shù)對應(yīng)的十進(jìn)制數(shù)最大的是（ ）A、308 B、101102 C、001010008421 D、152、已知TTL電路如右圖1所示，則輸出函數(shù)表達(dá)式為（   ）   A、B   B、AB   C、A+B   D、A+B圖23、右圖2所示的電路，輸出F的狀態(tài)是（  ）   A、A     B、A     C、

2、1     D、04、下列表示邏輯函數(shù)的方法中，形式不唯一的是（ ） A、真值表 B、卡諾圖 C、邏輯圖5、邏輯函數(shù)化簡的結(jié)果是（ ） A、唯一的 B、不唯一 C、A和B都不對6、邏輯函數(shù)F(A,B,C)=AB+BC+AC的最小項(xiàng)標(biāo)準(zhǔn)式為（  ）   A、F(A,B,C)=m(0,2,4)   B、F(A,B,C)=m(1,5,6,7)   C、F(A,B,C)=m(0,2,3,4)   D、F(A,B,C)=m(2,4,6,7)7、圖示卡諾圖的標(biāo)準(zhǔn)或與式是（

3、60; ）。（A為權(quán)值高位）   A、M(0,1,3,5,7,9)   B、M(0,1,2,5,6,9)   C、M(2,4,6,8,10,11,12,13,14,15)   D、M(3,4,7,8,10,11,12,13,14,15)8、TTL與非門的多余腳懸空等效于（ ） A、1 B、0 C、VCC D、VEE8、能夠傳輸模擬信號的是（ ） A、三態(tài)門 B|、OC門 C、CMOS傳輸門9、可以與總線相接的邏輯門是（ ）A、 OC門 B、OD門 C、CMOS三態(tài)門10、可以實(shí)現(xiàn)線與邏輯門是（ ） A、OC門 B、

4、三態(tài)門 C、傳輸門11、組合電路（ ） A、有記憶功能 B、沒有記憶功能 C、有時(shí)有記憶功能，有時(shí)沒有記憶功能12、以下哪一條不是消除競爭冒險(xiǎn)的措施（ ） A、接入濾波電路 B、利用觸發(fā)器 C、加入選通脈沖 D、修改邏輯設(shè)計(jì)12、優(yōu)先編碼器的編碼（ ） A、是唯一的 B、不是唯一的 C、A和B都不對13、一塊數(shù)據(jù)選擇器有三個(gè)地址輸入端，則它的數(shù)據(jù)輸入端應(yīng)有（ ） A、3 B、6 C、8 D、114、一個(gè)T觸發(fā)器，在T=1時(shí)，來一個(gè)時(shí)鐘脈沖后，則觸發(fā)器（ ） A、保持原態(tài) B、置0 C、置1 D、翻轉(zhuǎn)15、主從觸發(fā)器的觸發(fā)方式是（ ） A、CP=1 B、CP上升沿 C、CP下降沿 D、分兩次處理

5、15、一片四位二進(jìn)制譯碼器，它的輸出函數(shù)有（ ） A、1個(gè) B、8個(gè) C、10個(gè) D、16個(gè)8、設(shè)某函數(shù)的表達(dá)式F=A+B，若用4選1多路選擇器（數(shù)據(jù)選擇器）來設(shè)計(jì)，則數(shù)據(jù)端D0D1D2D3的狀態(tài)是（  ）。（設(shè)A為權(quán)值高位）   A、0001   B、1110   C、0101   D、10109、設(shè)兩個(gè)四位二進(jìn)制數(shù)A3A2A1A0和B3B2B1B0，問圖示電路完成的功能是（  ）   A、兩個(gè)四位二制數(shù)相加   B、兩個(gè)四位二制數(shù)相減 

6、60; C、兩個(gè)四位二制數(shù)大小比較   D、兩個(gè)四位二制數(shù)同比較10、已知電路如(a)圖所示，設(shè)觸發(fā)器初態(tài)為0，則輸出波形為(b)圖中的（  ）  11、邊沿觸發(fā)器的觸發(fā)方式為（ ） A、上升沿觸發(fā) B、下降沿觸發(fā) C、可以是上升沿觸發(fā)，也可以是下降沿觸發(fā)12、能夠存儲0，1的器件是（ ） A、TTL門 B、CMOS傳輸門 C、觸發(fā)器13、時(shí)序電路某一時(shí)刻的輸出狀態(tài)，與該時(shí)刻之前的輸入信號（ ） A、有關(guān) B、無關(guān) C、有關(guān)無關(guān)均可14、構(gòu)成時(shí)序電路，存儲電路（ ） A、必不可少 B、可以沒有 C、可有可無15、n級觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，其有

7、效循環(huán)的狀態(tài)數(shù)據(jù)為（ ） A、n個(gè) B、2n個(gè) C、2n-1個(gè) D、2n個(gè)16、74LS160十進(jìn)制計(jì)數(shù)器它含有的觸發(fā)器的個(gè)數(shù)是（ ） A、1個(gè) B、2個(gè) C、4個(gè) D、6個(gè)16、ROM電路由地址譯碼器和存儲體構(gòu)成，若譯碼器有十個(gè)地址輸入線，則最多可有（ ）個(gè)字 A、10 B、102 C、210 D、10413、靜態(tài)RAM記憶信息，主要是依靠（  ）   A、節(jié)點(diǎn)電容的存貯   B、交叉耦合觸發(fā)器   C、固定的結(jié)構(gòu)   D、輸入電阻14、用戶對ROM編程之后，覺得不滿意，還要改寫，應(yīng)選（ ） A、固定R

8、OM B、可編程的PROM C、可擦可編程的EPROM14、微分型的單穩(wěn)電路要求輸入脈寬（  ）輸出定時(shí)脈寬。   A、小于     B、等于     C、大于     D、無關(guān)于15、對于大規(guī)模集成電路RAM來說，其操作模式為（  ）   A、可讀可寫   B、可讀不能寫   C、可以讀不能寫   D、不能讀和寫16、施密特非門和一般非門相比（ ） A、前

9、者的抗干擾能力強(qiáng) B、后者的抗干擾能力強(qiáng) C、二者的抗干擾能力一樣17、555定時(shí)器構(gòu)成的施密特觸發(fā)器在電源電壓為15伏時(shí)，其回差電壓等于（ ） A、15V B、10V C、5V18、組合型PLA是由（ ）構(gòu)成 A、與門陣列和或門陣列 B、一個(gè)計(jì)數(shù)器 C、一個(gè)或陣列 D、一個(gè)寄存器一、選擇題（每小題1分，共15分）1八進(jìn)制數(shù)的十六制數(shù)是_。A. B. C. D. 2.下列邏輯函數(shù)中，與（A+B）(A+C)等價(jià)的是_。A. F=AB B.F=A+B C. A+BC D. F= B+C3函數(shù)F的卡諾圖如圖1-1，其最簡與或表達(dá)式是_。A. B. C. D. ABCD0001111000011110

10、111111圖1-1 44:10線譯碼器，輸入信號端有_個(gè)。 A. 10 B. 2 C. 3 D.4 5用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=，應(yīng)使_。A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=06 圖1-2所示的組合邏輯電路，其函數(shù)表達(dá)式為_。A BABBDDCFC DSRQQ 圖1-2 圖1-37時(shí)序電路中不可缺少的部分為_。A. 組合電路 B. 記憶電路 C. 同步時(shí)鐘信號 D. 組合電路和記憶電路 8與非門構(gòu)成的基本RS觸發(fā)器如圖1-3 所示，欲使該觸發(fā)器保持現(xiàn)態(tài)，即，則輸入信號應(yīng)為_。AS=R=0

11、 BS=R=1 CS=1，R=0 DS=0，R=1 9n個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器中，有效狀態(tài)最多有_個(gè)。A.n B.2n C.2n-1 D. 2n10把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到 進(jìn)制計(jì)數(shù)器。A.4 B.5 C.9 D.2011.下面不屬于簡單可編程邏輯器件的是_。AEPROM BPAL CISP DGAL 12下面器件中，_是易失性存儲器。A. FLASH B.EPROM C.DRAM D.PROM 13雙向數(shù)據(jù)總線常采用_ 構(gòu)成。A. 數(shù)據(jù)分配器 B. 數(shù)據(jù)選擇器 C. 三態(tài)門 D. 譯碼器14FPGA采用邏輯單元陣列結(jié)構(gòu)，由三個(gè)基本模塊陣列組成。_是系統(tǒng)的核心。A. 可組態(tài)

12、邏輯塊 B. 通用邏輯塊C. 可編程互連連線 D. 可編程互連連線15數(shù)字系統(tǒng)的初步設(shè)計(jì)通常指_。A.設(shè)計(jì)控制器 B.設(shè)計(jì)ASM 圖 C. 子系統(tǒng)的設(shè)計(jì) D.子系統(tǒng)的劃分一、選擇題（每小題1分，共15分）1.八進(jìn)制數(shù)(573.7)8的十六進(jìn)制數(shù)是_。A.(17C.7)16 B.( 17C.E)16 C. (17B.7)16 D. (17B.5)16 2.與最小項(xiàng)相鄰的邏輯最小項(xiàng)有_個(gè)。A. 1 B. 2 C. 4 D.153.函數(shù)F(ABCD)=m(0,2,8,10,13,15)，它的最簡與或表達(dá)式F=_。A. B. C. D. 4._ 電路在任何時(shí)刻只能有一個(gè)輸入端有效。A.普通二進(jìn)制編碼器

13、 B.優(yōu)先編碼器 C.七段顯示譯碼器 D. 二進(jìn)制譯碼器5.能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱為_。A.觸發(fā)器 B.計(jì)數(shù)器 C.數(shù)據(jù)選擇器 D.譯碼器6.八路數(shù)據(jù)選擇器如圖1-1所示，該電路所實(shí)現(xiàn)的邏輯函數(shù)是_。A BC D 圖1-17.下列觸發(fā)器中，沒有約束條件的是_。A基本RS觸發(fā)器 B.主從RS觸發(fā)器 C.鐘控RS觸發(fā)器 D.邊沿D觸發(fā)器8.若將D觸發(fā)器的D端連在端上，經(jīng)100個(gè)脈沖作用后，它的次態(tài)，則現(xiàn)態(tài)應(yīng)為_。A=0 B. =1 C.與現(xiàn)態(tài)無關(guān) D.以上都不對9.用反饋移位寄存器產(chǎn)生11101000序列，至少需要_個(gè)觸發(fā)器。A2 B3 C4 D810.某時(shí)序邏輯電路的波形如

14、圖1-2所示，由此判定該電路是_。 A. 二進(jìn)制計(jì)數(shù)器 B. 十進(jìn)制計(jì)數(shù)器 C. 移位寄存器 D. 以上均不是圖1-2 11.以下四種類型的半導(dǎo)體存儲器中，以傳輸同樣多的字為比較條件，則讀出數(shù)據(jù)傳輸率最高的是_。A B. C閃速存儲器 D 12.一個(gè)ROM其共有10根地址線，8根位線（數(shù)據(jù)輸出線），則其存儲容量為_。A10×8 B102×8 C10×82 D210×813.可編程邏輯器件PLD，其內(nèi)部均由與陣列和或陣列組成。其中，不是與陣列可編程的器件有_。A. ROM B.PLAC. PAL D.GAL14.使用PROM和FPLA實(shí)現(xiàn)組合邏輯時(shí)，要將邏

15、輯表達(dá)式分別寫成_。A. 最小項(xiàng)之和、最小項(xiàng)之和 B. 最簡與-或式、最簡與-或式C. 最簡與-或式、最小項(xiàng)之和 D.最小項(xiàng)之和、最簡與-或式15.數(shù)字系統(tǒng)中使用通用寄存器的目的是_。A保存更多的數(shù)據(jù) B減少訪問存儲器，提高運(yùn)行速度 C保存狀態(tài)信號 D保存控制信號1.(9)10的余3碼是_。A1011 B1010 C1100 D10012.最小項(xiàng)的邏輯相鄰項(xiàng)是_。AABCD B. C. D. 3.測得某邏輯門輸入A、B和輸出F的波形如下圖1-1，則F(A，B)的表達(dá)式是_。A.F=AB B.F=A+B C. D.4.一位全加器（FA）的輸入信號是_；輸出信號是_。A，；， B，；， C1，1，

16、1；， D0，0，0；，5.8:3線優(yōu)先編碼器（74LS148）中，8條數(shù)據(jù)輸入線同時(shí)有效時(shí)，優(yōu)先級最高為線，則輸出線的值應(yīng)是_。A 000 B010 C101 D1116.組合邏輯電路消除競爭冒險(xiǎn)的方法有_。A.修改邏輯設(shè)計(jì) B.在輸出端接入濾波電容C.后級加緩沖電路 D.屏蔽輸入信號的尖峰干擾7.Moore和Mealy型時(shí)序電路的本質(zhì)區(qū)別是_。A.沒有輸入變量 B.當(dāng)時(shí)的輸出只和當(dāng)時(shí)電路的狀態(tài)有關(guān)，和當(dāng)時(shí)的輸入無關(guān) C.沒有輸出變量 D. 當(dāng)時(shí)的輸出只和當(dāng)時(shí)的輸入有關(guān)，和當(dāng)時(shí)的電路狀態(tài)無關(guān)8. 8位移位寄存器，串行輸入時(shí)經(jīng) 個(gè)脈沖后，8位數(shù)碼全部移入寄存器中。A.1 B.2 C.4 D.8

17、9.對于JK觸發(fā)器（特性方程），若J=K，則可完成 觸發(fā)器的邏輯功能。A.RS B.D C.T D.T10.采用對稱雙地址結(jié)構(gòu)尋址的10241的存儲矩陣有_。A10行10列 B5行5列 C32行32列 D1024行1024列 11.FLASH是指_。A閃速存儲器 B一次可編程只讀存儲器 C光擦可編程只讀存儲器 D掩模式只讀存儲器12.用若干RAM實(shí)現(xiàn)位擴(kuò)展時(shí)，其方法是將_相應(yīng)的并聯(lián)在一起。A地址線 B數(shù)據(jù)線 C片選信號線 D讀/寫線13.若一塊線路板上裝有多塊ISP器件，可對它們總的安排_接口即可。A2個(gè) B多個(gè) Cn+1個(gè) D1個(gè)14.用PLA進(jìn)行邏輯設(shè)計(jì)時(shí)，應(yīng)將邏輯函數(shù)表達(dá)式變換成_。A.

18、異或表達(dá)式 B.與非表達(dá)式C.最簡“與或”表達(dá)式 D.標(biāo)準(zhǔn)“或與”表達(dá)式15.數(shù)字系統(tǒng)是指_。A計(jì)數(shù)器 B邏輯子系統(tǒng)的集合物 C寄存器 D加法器二、判斷題1、高電平用邏輯1表示，低電平用邏輯0表示是負(fù)邏輯（ ）。2、若兩個(gè)邏輯式相等，它們的對偶式不一定相等（ ）。3、傳輸延遲時(shí)間短的邏輯門的工作速度就一定快的說法是（ ）。4、譯碼是編碼的逆過程。編碼是唯一的，譯碼也一定是唯一的說法是（ ）。5、觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，一個(gè)是現(xiàn)態(tài)，另一個(gè)是次態(tài)的說法是（ ）。6、寄存器能夠長期存儲二值代碼的說法是（ ）。7、并形加法器、數(shù)值比較器、算術(shù)邏輯單元屬組合電路的說法是（ ）。8、隨機(jī)存取存儲器可以一次寫

19、幾個(gè)字，字的位數(shù)也是隨意的說法是（ ）。9、RAM的位擴(kuò)展和字?jǐn)U展可以同時(shí)進(jìn)行的說法是（ ）。10、多諧振蕩器的輸出沒有穩(wěn)定狀態(tài)，而且輸出脈沖波形為矩形波的說法是（ ）。11、多諧振蕩器不用觸發(fā)信號就能產(chǎn)生矩形波的說法是（ ）。二、填空題（每小題2分，共18分）1布爾代數(shù)的基本規(guī)則有代入規(guī)則，_和對偶規(guī)則。2用卡諾圖法化簡邏輯函數(shù)比布爾代數(shù)法更容易得到最簡的邏輯函數(shù)表達(dá)式，缺點(diǎn)是_受一定的限制。3數(shù)據(jù)分配器是一種單路輸入，_輸出的邏輯構(gòu)件。4組合邏輯電路在結(jié)構(gòu)上不存在輸出到輸入的_，且電路的輸出與_輸入狀態(tài)無關(guān)。5某移位寄存器的時(shí)鐘脈沖頻率為100KHz，欲將存放在該寄存器中的數(shù)左移8位，完成

20、該操作需要_時(shí)間。6采用一對一法進(jìn)行狀態(tài)編碼時(shí)，10個(gè)狀態(tài)需要用_個(gè)觸發(fā)器實(shí)現(xiàn)。7RAM和ROM有三組信號線，它們是地址線，控制線，_。8ispLSI 1032的I/O單元工作于輸出狀態(tài)時(shí)，其中有輸出緩沖，_和_。9控制器的控制過程可以用_圖表示出來，它能和實(shí)現(xiàn)它的硬件很好地對應(yīng)起來1. 最基本的三種邏輯運(yùn)算是_。2. 利用吸收法AABA，F(xiàn)ABABCD（EF）的簡化表達(dá)式為_。3. 編碼器的邏輯功能是對處理的輸入信號賦予_，它實(shí)現(xiàn)一對多譯碼。4. 根據(jù)已知組合邏輯電路圖，找出其輸入與輸出關(guān)系，確定在什么樣的輸入取值組合下，對應(yīng)的輸出為1，這種過程稱為_。5. 時(shí)序電路的描述方程通常有輸出方程

21、、_方程和激勵(lì)方程。6. 同步時(shí)序邏輯電路按其輸入與輸出的關(guān)系不同，分為_和_兩類。7. RAM的存儲矩陣有64行，64列，其存儲容量為_個(gè)存儲元。8. PLD稱為_，它是有與陣列和_組成的可編程陣列組成。9. 數(shù)字系統(tǒng)由_、邏輯系統(tǒng)和_三大部分組成。1. 同一個(gè)邏輯門電路，如果在正邏輯定義下實(shí)現(xiàn)“與非”功能，那么在負(fù)邏輯定義下實(shí)現(xiàn)_功能。2. 利用并項(xiàng)法AA1，ABCABC的簡化表達(dá)式為_。3. 七段譯碼驅(qū)動器用于顯示十個(gè)阿拉伯?dāng)?shù)字09，數(shù)碼管可采用_電路或_電路。4. 數(shù)據(jù)選擇器是一種_輸入，單路輸出的邏輯構(gòu)件。5. D觸發(fā)器的次態(tài)方程是Qn+1 _。6. 時(shí)序電路的描述方程通常有輸出方程

22、、狀態(tài)方程和_方程。7. 常用的寄存器存儲部件有寄存器堆，_和_。8. 一個(gè)5變量的與陣列， 列線是_條，一個(gè)與門的輸入線是_條，最多有_個(gè)編程點(diǎn)。9. 由頂向下的設(shè)計(jì)過程，實(shí)際上是把_劃分成若干個(gè)分任務(wù)的過程。三、簡答題（每小題2分，共6分）1、因?yàn)镈觸發(fā)器的特性方程Qn+1=D，所以說任何時(shí)刻Q和D的狀態(tài)都相同是否正確？為什么？2、試說明能否將與非門、或非門、異或門當(dāng)做反相器使用？如果可以，各輸入端應(yīng)如何連接？3、試比較TTL電路CMOS電路的優(yōu)、缺點(diǎn)。4、什么叫競爭冒險(xiǎn)現(xiàn)象？當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換時(shí)（即一個(gè)從0變成1，另一個(gè)從1變成0），輸出端是否一定有干擾脈沖產(chǎn)生？5、試述施密特觸發(fā)器的工作特點(diǎn)和主要用途？6、試說明單穩(wěn)態(tài)觸發(fā)器的工作特點(diǎn)和主要用途？四、分析題（共9小題，合計(jì)43分） 1、電路如圖所示，DA、DB均為硅二極管，其導(dǎo)通壓降為0.7V，在下列幾種情況下，用內(nèi)阻為20k/V的萬用表測B點(diǎn)和Y點(diǎn)的電壓，試問各應(yīng)多少伏？（5分）（1）A端接0.3V，B端懸空；（2）A端接2k，B端接3V。2、試寫出