數(shù)字邏輯課程設(shè)計

1、數(shù)字邏輯課程設(shè)計 -24s倒計時設(shè)計學(xué)院：數(shù)學(xué)科學(xué)學(xué)院姓名：墨漓選課號：91、 設(shè)計目的利用組合邏輯電路和時序電路，通過Verilog語言編碼設(shè)計籃球24s倒計時器。初始時間為24.0s，每隔0.1s減1計數(shù)，當(dāng)計時達到00.0s時，計時器停止，點亮LED燈表示超時。并且在實現(xiàn)倒計時的功能的基礎(chǔ)上，加上復(fù)位和暫停鍵。2、 課程設(shè)計說明1.時鐘源為50MHz，計時器精確到0.1s2.數(shù)碼管只使用后3位。3、 設(shè)計任務(wù)及要求1. 設(shè)計一個24s的倒計時計數(shù)器，使其每0.1s減一計數(shù)，并當(dāng)計時達到00.0s時，計時器停止，點亮LED燈表示超時。2. 功能拓展a.增加復(fù)位（Reset）功能 當(dāng)Rese

2、t按鍵按下或Reset=1時，計時器初始化為24.0s， 可開始新的一輪倒計時b.增加暫停/繼續(xù)（Pause）功能當(dāng)Pause=0時，計時器停止計時；Pause=1時，計時器恢復(fù)計時3.對設(shè)計出來的程序用七段譯碼器顯示到開發(fā)板上4、 設(shè)計思路1. 先設(shè)計一個對BCD數(shù)的倒計時計數(shù)器，使其每隔0.1s就減1計數(shù)。初始值為24s，若最終倒計時到0s，就使一盞燈閃爍，證明倒計時終止了；當(dāng)按下暫停鍵，倒計時中止，松開暫停鍵，則繼續(xù)倒計時；再設(shè)計一個復(fù)位鍵，當(dāng)reset=1時，計數(shù)器復(fù)位到24s。2. 設(shè)計一個暫停鍵的模塊，實現(xiàn)暫停的功能。3. 設(shè)計把bcd數(shù)轉(zhuǎn)化為七段譯碼器的模塊，使得每次計時器變化的

3、值能夠反映到開發(fā)板的數(shù)碼管上。因為只用到3個數(shù)位，因此利用七段譯碼器把數(shù)碼管的一直置為0.即一直不顯示。4. 設(shè)計一個能夠產(chǎn)生周期為0.1s的時鐘。3.將四個七段譯碼器得到的編碼加到一個4選1 的多路復(fù)用器上，并用一個2位的選擇端來選擇輸出哪一路編碼。因為輸入的數(shù)據(jù)都在一根總線上，所以想不斷改變選擇信號，使4個LED燈交錯顯示?？紤]利用一個2-4譯碼器，令信號的變化速度達到一個值，則人眼看到的就是4個LED燈一直顯示所做的運算。從而達到24s倒計時的功能。5、 功能實現(xiàn)的具體代碼5.1倒計時計數(shù)器模塊timescale 1ns / 1psmodule count_backwards(clk,p

4、ause,reset,light,Q);input clk;input pause,reset;output reg light=0;output reg11:0 Q=12b001001000000;always (posedge clk)beginif(pause) Q=Q;else if(reset=1)beginQ=12b001001000000;light=0;endelsebeginif(Q=0)light=1;else if(Q3:0=0)beginQ3:0=9;if(Q7:4=0)beginQ7:4=9;Q11:8=Q11:8-1;endelseQ7:4=Q7:4-1;endel

5、seQ3:0=Q3:0-1;endendendmodule5.2暫停模塊程序timescale 1ns / 1psmodule pause_mode(rco,reset,pausein,pauseout);input rco,reset,pausein;output wire pauseout;reg pause;assign pauseout=pause|pausein;always (posedge rco or posedge reset)if(rco) pause=1;else if(reset) pause=0;else pause=pause;endmodule5.3有小數(shù)點的第二

6、位的七段碼譯碼器程序timescale 1ns / 1psmodule bcd_7seg_dp(en,bcd_in,seg_7);input en;input 3:0 bcd_in;output 7:0 seg_7;reg 7:0 seg_7;always (en, bcd_in)beginif (en)case (bcd_in)4h0:seg_7=8b00000010;4h1:seg_7=8b10011110;4h2:seg_7=8b00100100;4h3:seg_7=8b00001100;4h4:seg_7=8b10011000;4h5:seg_7=8b01001000;4h6:seg_

7、7=8b01000000;4h7:seg_7=8b00011110;4h8:seg_7=8b00000000;4h9:seg_7=8b00001000;default:seg_7=8b11111111;endcaseelse seg_7=8b11111111;endendmodule5.4一般的七段譯碼器程序timescale 1ns / 1psmodule bcd_7seg(en,bcd_in,seg_7);input en;input 3:0 bcd_in;output 7:0 seg_7;reg 7:0 seg_7;always (en, bcd_in)beginif (en)case

8、(bcd_in)4h0:seg_7=8b00000011;4h1:seg_7=8b10011111;4h2:seg_7=8b00100101;4h3:seg_7=8b00001101;4h4:seg_7=8b10011001;4h5:seg_7=8b01001001;4h6:seg_7=8b01000001;4h7:seg_7=8b00011111;4h8:seg_7=8b00000001;4h9:seg_7=8b00001001;default:seg_7=8b11111111;endcaseelse seg_7=8b11111111;endendmodule5.5產(chǎn)生一個周期為0.1s的時

9、鐘信號timescale 1ns / 1psmodule f_divider(clk,f250,f125,f10);input clk;output f250,f125;output reg f10=0;wire f250;reg f125=1;reg 17:0 count=0;reg 21:0 count2=0;reg fout=0;assign f250=fout;always (posedge clk)begincount=count+1;count2=count2+1;if (count=199999)begincount=0;fout=fout;endif(count2=2599999)begincount2=0;f10=f10;endendalways (negedge fout)f125=f125;endmodule6、 電路圖7、 仿真結(jié)果7.1計數(shù)7.2結(jié)束7.3暫停7.4重置7.5暫停和重置8、 總結(jié)體會在上一次的課程設(shè)計中，對BCD加法器的設(shè)計編寫Verilog語言異常辛苦，而