數(shù)字邏輯課程設(shè)計(jì)

1、數(shù)字邏輯課程設(shè)計(jì) -24s倒計(jì)時(shí)設(shè)計(jì)學(xué)院：數(shù)學(xué)科學(xué)學(xué)院姓名：墨漓選課號(hào)：91、 設(shè)計(jì)目的利用組合邏輯電路和時(shí)序電路，通過(guò)Verilog語(yǔ)言編碼設(shè)計(jì)籃球24s倒計(jì)時(shí)器。初始時(shí)間為24.0s，每隔0.1s減1計(jì)數(shù)，當(dāng)計(jì)時(shí)達(dá)到00.0s時(shí)，計(jì)時(shí)器停止，點(diǎn)亮LED燈表示超時(shí)。并且在實(shí)現(xiàn)倒計(jì)時(shí)的功能的基礎(chǔ)上，加上復(fù)位和暫停鍵。2、 課程設(shè)計(jì)說(shuō)明1.時(shí)鐘源為50MHz，計(jì)時(shí)器精確到0.1s2.數(shù)碼管只使用后3位。3、 設(shè)計(jì)任務(wù)及要求1. 設(shè)計(jì)一個(gè)24s的倒計(jì)時(shí)計(jì)數(shù)器，使其每0.1s減一計(jì)數(shù)，并當(dāng)計(jì)時(shí)達(dá)到00.0s時(shí)，計(jì)時(shí)器停止，點(diǎn)亮LED燈表示超時(shí)。2. 功能拓展a.增加復(fù)位（Reset）功能 當(dāng)Rese

2、t按鍵按下或Reset=1時(shí)，計(jì)時(shí)器初始化為24.0s， 可開(kāi)始新的一輪倒計(jì)時(shí)b.增加暫停/繼續(xù)（Pause）功能當(dāng)Pause=0時(shí)，計(jì)時(shí)器停止計(jì)時(shí)；Pause=1時(shí)，計(jì)時(shí)器恢復(fù)計(jì)時(shí)3.對(duì)設(shè)計(jì)出來(lái)的程序用七段譯碼器顯示到開(kāi)發(fā)板上4、 設(shè)計(jì)思路1. 先設(shè)計(jì)一個(gè)對(duì)BCD數(shù)的倒計(jì)時(shí)計(jì)數(shù)器，使其每隔0.1s就減1計(jì)數(shù)。初始值為24s，若最終倒計(jì)時(shí)到0s，就使一盞燈閃爍，證明倒計(jì)時(shí)終止了；當(dāng)按下暫停鍵，倒計(jì)時(shí)中止，松開(kāi)暫停鍵，則繼續(xù)倒計(jì)時(shí)；再設(shè)計(jì)一個(gè)復(fù)位鍵，當(dāng)reset=1時(shí)，計(jì)數(shù)器復(fù)位到24s。2. 設(shè)計(jì)一個(gè)暫停鍵的模塊，實(shí)現(xiàn)暫停的功能。3. 設(shè)計(jì)把bcd數(shù)轉(zhuǎn)化為七段譯碼器的模塊，使得每次計(jì)時(shí)器變化的

3、值能夠反映到開(kāi)發(fā)板的數(shù)碼管上。因?yàn)橹挥玫?個(gè)數(shù)位，因此利用七段譯碼器把數(shù)碼管的一直置為0.即一直不顯示。4. 設(shè)計(jì)一個(gè)能夠產(chǎn)生周期為0.1s的時(shí)鐘。3.將四個(gè)七段譯碼器得到的編碼加到一個(gè)4選1 的多路復(fù)用器上，并用一個(gè)2位的選擇端來(lái)選擇輸出哪一路編碼。因?yàn)檩斎氲臄?shù)據(jù)都在一根總線上，所以想不斷改變選擇信號(hào)，使4個(gè)LED燈交錯(cuò)顯示。考慮利用一個(gè)2-4譯碼器，令信號(hào)的變化速度達(dá)到一個(gè)值，則人眼看到的就是4個(gè)LED燈一直顯示所做的運(yùn)算。從而達(dá)到24s倒計(jì)時(shí)的功能。5、 功能實(shí)現(xiàn)的具體代碼5.1倒計(jì)時(shí)計(jì)數(shù)器模塊timescale 1ns / 1psmodule count_backwards(clk,p

4、ause,reset,light,Q);input clk;input pause,reset;output reg light=0;output reg11:0 Q=12b001001000000;always (posedge clk)beginif(pause) Q=Q;else if(reset=1)beginQ=12b001001000000;light=0;endelsebeginif(Q=0)light=1;else if(Q3:0=0)beginQ3:0=9;if(Q7:4=0)beginQ7:4=9;Q11:8=Q11:8-1;endelseQ7:4=Q7:4-1;endel

5、seQ3:0=Q3:0-1;endendendmodule5.2暫停模塊程序timescale 1ns / 1psmodule pause_mode(rco,reset,pausein,pauseout);input rco,reset,pausein;output wire pauseout;reg pause;assign pauseout=pause|pausein;always (posedge rco or posedge reset)if(rco) pause=1;else if(reset) pause=0;else pause=pause;endmodule5.3有小數(shù)點(diǎn)的第二

6、位的七段碼譯碼器程序timescale 1ns / 1psmodule bcd_7seg_dp(en,bcd_in,seg_7);input en;input 3:0 bcd_in;output 7:0 seg_7;reg 7:0 seg_7;always (en, bcd_in)beginif (en)case (bcd_in)4h0:seg_7=8b00000010;4h1:seg_7=8b10011110;4h2:seg_7=8b00100100;4h3:seg_7=8b00001100;4h4:seg_7=8b10011000;4h5:seg_7=8b01001000;4h6:seg_

7、7=8b01000000;4h7:seg_7=8b00011110;4h8:seg_7=8b00000000;4h9:seg_7=8b00001000;default:seg_7=8b11111111;endcaseelse seg_7=8b11111111;endendmodule5.4一般的七段譯碼器程序timescale 1ns / 1psmodule bcd_7seg(en,bcd_in,seg_7);input en;input 3:0 bcd_in;output 7:0 seg_7;reg 7:0 seg_7;always (en, bcd_in)beginif (en)case

8、(bcd_in)4h0:seg_7=8b00000011;4h1:seg_7=8b10011111;4h2:seg_7=8b00100101;4h3:seg_7=8b00001101;4h4:seg_7=8b10011001;4h5:seg_7=8b01001001;4h6:seg_7=8b01000001;4h7:seg_7=8b00011111;4h8:seg_7=8b00000001;4h9:seg_7=8b00001001;default:seg_7=8b11111111;endcaseelse seg_7=8b11111111;endendmodule5.5產(chǎn)生一個(gè)周期為0.1s的時(shí)

9、鐘信號(hào)timescale 1ns / 1psmodule f_divider(clk,f250,f125,f10);input clk;output f250,f125;output reg f10=0;wire f250;reg f125=1;reg 17:0 count=0;reg 21:0 count2=0;reg fout=0;assign f250=fout;always (posedge clk)begincount=count+1;count2=count2+1;if (count=199999)begincount=0;fout=fout;endif(count2=2599999)begincount2=0;f10=f10;endendalways (negedge fout)f125=f125;endmodule6、 電路圖7、 仿真結(jié)果7.1計(jì)數(shù)7.2結(jié)束7.3暫停7.4重置7.5暫停和重置8、 總結(jié)體會(huì)在上一次的課程設(shè)計(jì)中，對(duì)BCD加法器的設(shè)計(jì)編寫(xiě)Verilog語(yǔ)言異常辛苦，而