數(shù)字電路實驗指導(dǎo)書

1、第一章 單元實驗實驗一 邏輯門電路的研究一、 實驗?zāi)康模? 分析“門”的邏輯功能。2 分析“門”的控制功能。3 熟悉門電路的邏輯交換及其功能的測試方法。二、 實驗使用儀器和器件：1數(shù)字邏輯電路學(xué)習(xí)機(jī)一臺。2萬用表一塊。三、 實驗內(nèi)容和步驟：1 TTL集成門邏輯功能的測試：“與非門”邏輯功能的測試：在學(xué)習(xí)機(jī)上插入74LS10芯片，任選一個三輸入端“與非門”按表1完成邏輯功能的測試（輸入“1”態(tài)可懸空或接5V，“0”態(tài)接地）。表1輸入邏輯狀態(tài)輸出邏輯A B C1 1 10 1 10 0 10 0 0狀態(tài)電位（V）用“與或非”門實現(xiàn)Z=AB+C的邏輯功能：在學(xué)習(xí)機(jī)上插入74LS54芯片，做Z=AB+

2、C邏輯功能的測試，完成表2的功能測試并記錄。表2輸入邏輯狀態(tài)輸出邏輯A B C1 1 10 1 10 0 10 0 0狀態(tài)電位（V）注意：測試前應(yīng)將與或非門不用的與門組做適當(dāng)處理。2“門”控制功能的測試：“與非”門控制功能的測試：按圖1接線，設(shè)A為信號輸入端，輸入單脈沖，B為控制端接控制邏輯電平“0”或“1”。輸出端Z接發(fā)光二極管（LED）進(jìn)行狀態(tài)顯示，高電平時亮。按表3進(jìn)行測試，總結(jié)“封門”“開門”的規(guī)律。圖1 “與非門”控制功能測試電路表3ABZABZ0101000001011111用“與非門”組成下列電路，并測試它們的功能“或”門：Z=A+B“與”門：Z=AB“或非”門：Z=A+B“與或

3、”門：Z=AB+CD要求：畫出電路圖和測試記錄表格，并完成邏輯功能的測試，總結(jié)控制功能的規(guī)律。四、 預(yù)習(xí)要求：要求認(rèn)真閱讀實驗指導(dǎo)書并完成要求自擬的實驗電路和測試記錄表格，本實驗屬于一般驗證性實驗，學(xué)生應(yīng)對所有測試表的結(jié)果可預(yù)先填好，實驗時只做驗證，且可做到胸中有數(shù)，防止盲目性，增加自覺性。五、 實驗報告要求：總結(jié)“與非”、“與”、“或”、“或非”門的控制功能。六、 思考題：1 為什么TTL與非門的輸入端懸空則相當(dāng)于輸入邏輯“1”電平，CMOS與非門能否這樣處理？2 與或非門不用的與門組如何處理？實驗二 組合邏輯電路設(shè)計一、 實驗?zāi)康模?學(xué)會用集成TTL門構(gòu)成組合邏輯電路。2通過實驗手段實現(xiàn)所

4、設(shè)計的電路。二、 實驗內(nèi)容：1. 設(shè)計全加器：用雙四選一數(shù)據(jù)選擇器74LS153與門電路結(jié)合設(shè)計加法器設(shè)A為被加數(shù),B為加數(shù),Cn-1為上位進(jìn)位輸入，F(xiàn)為A+B的結(jié)果，Cn為本位進(jìn)位輸出。1)功能真值表如下：ABCn-1FCn00000100100101011001001101010101101111112)給出表達(dá)式3）畫出邏輯電路圖4）根據(jù)實驗結(jié)果，完成加法器波形圖：（始終頻率由大到小應(yīng)為被加數(shù)，加數(shù)，進(jìn)位輸入。 F Cn2.設(shè)計一個能完成如下功能的發(fā)電機(jī)組供電控制電路：某工廠有四臺用電設(shè)備：A、B、C、D其中A設(shè)備用電5KWB設(shè)備用電10KWC設(shè)備用電12KWD設(shè)備用電18KW使用過程中

5、不允許A、B兩臺用電設(shè)備同時使用。現(xiàn)有供電機(jī)組三臺：x容量10KWy容量15KWz容量20KW為了節(jié)約能源，要求按用電狀況合理啟動供電機(jī)組，設(shè)計出供電機(jī)組控制邏輯（1表示供電和用電，0表示不供電不用電）。用與非與非式實現(xiàn)。三、實驗前的準(zhǔn)備：1復(fù)習(xí)組合電路的設(shè)計方法。2根據(jù)任務(wù)要求設(shè)計邏輯電路，擬定實驗步驟，提出器材名單。3復(fù)習(xí)組合電路競爭冒險現(xiàn)象產(chǎn)生的原因及消除方法。四、實驗報告要求：1寫出設(shè)計過程，畫出電路邏輯圖，記錄實驗驗證結(jié)果。2總結(jié)實驗中所出現(xiàn)的問題，分析原因及解決方法。3分析所設(shè)計的電路能否出現(xiàn)競爭冒險現(xiàn)象。實驗三 集成觸發(fā)器一、實驗?zāi)康模赫莆栈綬S、JK、D及T'觸發(fā)器的

6、邏輯功能。二、實驗任務(wù)與步驟：1基本RS觸發(fā)器邏輯功能的測試：基本RS觸發(fā)器常與機(jī)械按鈕開關(guān)相配合構(gòu)成去彈跳按鈕開關(guān)，用以產(chǎn)生單脈沖做單脈沖源使用。學(xué)習(xí)機(jī)上使用的單脈沖就是這樣產(chǎn)生的。如圖3所示，圖4則表明它不能給出清晰的單脈沖。圖3 基本RS觸發(fā)器圖4 簡單邏輯開關(guān)給出的有彈跳信號按表4完成圖3電路的功能測試，SW按鈕開關(guān)可用一端接地的引線代替，將引線的另一端由S端移向R端一次，相當(dāng)于手按了一下SW按鈕開關(guān)。R、S上的“”號表明低電平激勵，高電平不起作用。表4R SQQ0 00 11 01 12集成JK觸發(fā)器圖5是JK觸發(fā)器的邏輯符號圖，其中：SD為異步置位端，小圓圈表示低電平有效。RD為異

7、步清除（復(fù)位）端。JK為同步控制輸入端。它們只有在SD，RD為高電平時才起作用，JK的狀態(tài)將告訴觸發(fā)器在下一個時鐘脈沖作用時該怎樣動作。請注意CP輸入端的小圓圈代表CP脈沖下降沿起作用。三角符號表示該觸發(fā)器為邊沿觸發(fā)。如果JK端超過一個，它們之間是J1、J2相與或K1、K2相與的關(guān)系，這將為實現(xiàn)不同的控制邏輯提供了方便。圖5 JK觸發(fā)器邏輯符號(1)異步置位、復(fù)位功能測試:按照表5完成JK觸發(fā)器異步置位和異步復(fù)位功能的測試。表5 異步動作表SDRDQQ110011010100注意：74LS112芯片的PR端為Sd端，CLR端為Rd端。(2)同步JK功能的測試：請按表6完成同步JK功能的測試：表

8、6 同步工作的JK功能表（同步表）tntn+1輸入輸出JKCPQn=0Qn=1000 1禁止方式復(fù)位方式置位方式反復(fù)方式010 1100 1110 1 注：tn表示時鐘脈沖來到前的時刻；tn+1則是指時鐘脈沖向低電平跳變之后的某時刻。(3)將JK觸發(fā)器接成計數(shù)器工作狀態(tài)（T'觸發(fā)器）：圖6 D觸發(fā)器邏輯符號CP端輸入方波信號觀察輸入和輸出端（Q、Q）的波形，并將它們畫在同一張方格紙上，注意它們的相位關(guān)系與時間關(guān)系。3集成D觸發(fā)器：集成D觸發(fā)器邏輯符號如圖6所示。完成下列實驗任務(wù)：(1)異步置位端SD和異步復(fù)位端RD功能測試：按表7要求改變SD和RD（D及CP處于任意狀態(tài)），并在SD和R

9、D作用期間任意改變D與CP的狀態(tài)，測試SD和RD的功能，將測試結(jié)果記錄于表中。表7 D觸發(fā)器強(qiáng)制置位復(fù)位功能表SDRDQQ110011010100(2)D觸發(fā)器功能的測試：按表8測試D觸發(fā)器邏輯功能并記錄于表中：表8 D觸發(fā)器邏輯功能表DCPQn+1Qn=0Qn=10011010110(3)將D觸發(fā)器的Q端與D端相連，接成計數(shù)器狀態(tài)，CP端輸入方波信號，觀察輸入與輸出端（Q、Q的波形，把它們畫在同一張方格紙上，注意它們之間的相位關(guān)系與時間關(guān)系）。三、實驗設(shè)備：1數(shù)字邏輯學(xué)習(xí)機(jī)。2萬用表。四、實驗報告要求：總結(jié)基本RS觸發(fā)器，JK觸發(fā)器，D觸發(fā)器的邏輯功能。了解JK、D、RS觸發(fā)器后，設(shè)計一個R

10、S JK的電路，畫出電路圖，并驗證其功能。實驗四 計數(shù)器一、實驗?zāi)康模?了解時序電路的設(shè)計方法和步驟，掌握計數(shù)器的工作原理，研究自啟動問題。2掌握不同類型計數(shù)器設(shè)計、調(diào)試方法，進(jìn)一步掌握數(shù)字示波器測量多路波形方法。3雙J-K負(fù)沿觸發(fā)器的工作特性二、實驗器件：1）雙J-K負(fù)沿觸發(fā)器2） 二輸入四與非門3）六反相器三、實驗設(shè)計內(nèi)容用雙J-K負(fù)沿觸發(fā)器設(shè)計一個可控五進(jìn)制計數(shù)器，要求：1.當(dāng)控制端 A=1 時，實現(xiàn)下述的狀態(tài)：Q0Q1Q2 000à100à110à111à011à0002當(dāng)控制端 A=0 時，實現(xiàn)下述狀態(tài)：Q0Q1Q2 000à

11、;100à110à010à011à000測試并記錄時鐘 CK、 Q0、 Q1、 Q2的波形。3.測試 J-K 觸發(fā)器的外特性, 并記錄波形.四、設(shè)計過程1 .畫出原始狀態(tài)圖：2.求出激勵函數(shù)和激勵方程：3.畫出邏輯電路圖4.實驗結(jié)果記錄1）J-K 負(fù)沿觸發(fā)器 74LS114 外特性測試：2）J-K 負(fù)沿觸發(fā)器實驗波形紀(jì)錄：J-K 負(fù)沿觸發(fā)器（ CP=500KHZ） A=1：J-K 負(fù)沿觸發(fā)器（ CP=500KHZ） A=0：五實驗報告要求：1寫出可控五計數(shù)器的設(shè)計過程。2畫出用雙J-K負(fù)沿觸發(fā)器74LS114設(shè)計可控五計數(shù)器的邏輯電路圖。3總結(jié)實驗中出現(xiàn)

12、的問題，分析原因及解決方法。第二章 高密度可編程器件實驗高密度可編程器件是目前國內(nèi)外通用的硬件電路設(shè)計方法，也是學(xué)習(xí)電路設(shè)計的重要內(nèi)容。通過學(xué)習(xí)本章，將為今后硬件設(shè)計打下良好的基礎(chǔ)。 應(yīng)注意不同層次的編程方法，應(yīng)注意體會并靈活運(yùn)用?！拘酒喗椤渴褂玫男酒?Altera Corporation 生產(chǎn)的 MAXEPM7128SLC-15。它包含 128 個宏單元，相當(dāng)于 2000 個邏輯門。具有不同的封裝形式（實驗一般采用 PLCC84 封裝）。芯片在使用和燒錄時均使用 5V 直流電源。在芯片的 84 個管腳中，有8個管腳是用來接電源的，分別是管腳 3、 13、26、 38、 43、 53、 6

13、6、 78，它們在芯片管腳標(biāo)注上被標(biāo) 記 為 VCCIO 或VCCINT。還有 8 個管腳用來接地，分別是管腳 7、19、 32、 42、 47、 59、 72、82，標(biāo)記為 GND。管腳14、 23、 62、 71 為燒錄時與計算機(jī)并口連接端口。管腳 2、 83 為外部時鐘輸入。管腳 1 為芯片全局清零。其余 61 個管腳為芯片的 I/O 接口，用作與外部的輸入輸出交換數(shù)據(jù)。芯片外觀及管腳定義見下圖實驗五 碼制轉(zhuǎn)換器的設(shè)計與實現(xiàn)一、 基本知識點1、 了解 CPLD 器件的特性2、 VHDL 語言的編程思想及調(diào)試方法3、 QUARTUS 軟件的使用方法二、實驗器件EPM7128 芯片三、實驗內(nèi)

14、容應(yīng)用 VHDL 語言設(shè)計實現(xiàn)新的數(shù)電實驗，定義管腳,并且燒錄在 EPM7128SLC-15或 ATF1508 上檢驗正確性。四、 設(shè)計要求設(shè)計一個雙向轉(zhuǎn)換電路，完成 8421<>格雷碼的互換。同時設(shè)計一個四位二進(jìn)制計數(shù)器產(chǎn)生 8421 碼進(jìn)行測試，并且留出輸出的測試點。五、 過程分析1、 8421 與 Gray 碼的互相轉(zhuǎn)換真值表：表3.1 8421 與 Gray 碼的互相轉(zhuǎn)換真值表1、 表達(dá)式： 8421->Gray: G3=B3 G2=B2 XOR B3G1=B1 XOR B2 G0=B0 XOR B1 Gray->8421B3=G3B2=G2 XOR B3 B1

15、=G1 XOR B2B0=G0 XOR B12、 設(shè)計思路：時鐘的每次觸發(fā)都完成一次計數(shù)的增加，并且把計數(shù)的結(jié)果作為碼制轉(zhuǎn)換的輸入直接進(jìn)行碼制轉(zhuǎn)換。其中 SEL 是碼制轉(zhuǎn)換的選擇端， 1 表示 8421->Gray； 0 則反之。這可以用 IF-THEN-ELSE 的結(jié)構(gòu)來完成。另外計數(shù)結(jié)果也作為輸出以便測試。六、程序代碼-*library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-*entity Gray8421 isport(switch

16、 :in std_logic; -1:8421 ->Gray;0:Gray->8421ck:in std_logic; -時鐘輸入ind:in std_logic_vector(3 downto 0); -轉(zhuǎn)換輸入點q:out std_logic_vector(3 downto 0); -二進(jìn)制計數(shù)輸出的測試點dst:out std_logic_vector(3 downto 0) -碼制轉(zhuǎn)換的輸出測試點);end Gray8421;-*architecture a of Gray8421 isbeginprocess(ck)variable inc:unsigned(3 down

17、to 0); -計數(shù)器內(nèi)部計數(shù)beginif ck'event and ck='1' theninc:=inc+1; -計數(shù)器內(nèi)部計數(shù)end if;q<=std_logic_vector(inc); -把計數(shù)器的計數(shù)結(jié)果輸出dst(3)<=ind(3); -以下完成碼制轉(zhuǎn)換dst(2)<=ind(2) xor ind(3);if switch='1' thendst(1)<=ind(1) xor ind(2);dst(0)<=ind(0) xor ind(1);elsedst(1)<=ind(1) xor ind(2)

18、 xor ind(3);dst(0)<=ind(0) xor ind(1) xor ind(2) xor ind(3);end if;end process;end a;-*七、 實驗方法1、將編譯好的程序下載到 EPM7128(或 ATF1508) 中。2、按照芯片管腳圖接線。 Switch 接 K0,ck 接時鐘。3、用手動置輸入碼，改變 Switch 觀察輸出轉(zhuǎn)換是否正確。4、用可編輯數(shù)字信號發(fā)生器分別產(chǎn)生 2Hz 的 8421 碼和 Gray 碼進(jìn)行轉(zhuǎn)換，并將輸入輸出接入 LED 觀察。5、 ck 接入 100KHz，將 q3q0 連接 ind3ind0，改變 Switch, 用

19、數(shù)字信號顯示儀觀察 q3q0;dst3dst0。實驗六：任選實驗仿照實驗五的實驗過程，從下列實驗中任選其一進(jìn)行編程實現(xiàn)，并進(jìn)行仿真。（1） 雙向移位寄存器。一、基本知識點1、了解 CPLD 器件的特性2、 VHDL 語言的編程思想及調(diào)試方法3、 QUARTUS 軟件的使用方法二、實驗器件EPM7128 芯片三、 設(shè)計要求設(shè)計一個雙向移位寄存器。并且將各個管腳留出對應(yīng)的測試點，以便檢驗。（2） 節(jié)拍或序列發(fā)生器一、 基本知識點1、了解 CPLD 器件的特性2、 VHDL 語言的編程思想及調(diào)試方法3、 QUARTUS 軟件的使用方法二、實驗器件EPM7128 芯片三、 設(shè)計要求設(shè)計一個四相序列發(fā)生器，要求產(chǎn)生如下波形。四相序列發(fā)生器波形圖（3） 數(shù)字頻率計數(shù)器設(shè)計一、基本知識點1、了解 CPLD 器件的特性2、 VHDL 語言的編程思想及調(diào)試方法3、 QUARTUS 軟件的使用方法二、實驗器件EPM7128 芯片三、 設(shè)計要求設(shè)計一個 8 拍節(jié)拍發(fā)生器，要求產(chǎn)生如下 8 個連續(xù)波形（4） 汽車尾燈控制器的設(shè)計一、基本知識點1、了解 CPLD 器件的特性2、 VHDL 語言的編程思想及調(diào)試方法3、 QUARTUS 軟件的使用方法二、實驗器件EPM7128 芯片三、 設(shè)計要求設(shè)計汽車尾燈的模擬程序。（5） 電梯控制器的設(shè)計一、基本知識點1、了解 CPLD 器件