EDA技術(shù)課后答案

1、 EDA習題 第一章 1.1 EDA的英文全稱是什么？EDA的中文含義是什么？ 答：EDA即Electronic Design Automation的縮寫，直譯為：電子設計自動化。 1.2 什么叫EDA技術(shù)？ 答：EDA技術(shù)有狹義和廣義之分，狹義EDA技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件與實驗開發(fā)系統(tǒng)為設計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合與優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作

2、，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動設計技術(shù)。 1.3 利用EDA技術(shù)進行電子系統(tǒng)的設計有什么特點？ 答： 用軟件的方式設計硬件； 用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的； 設計過程中可用有關(guān)軟件進行各種仿真； 系統(tǒng)可現(xiàn)場編程，在線升級； 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。 1.4 從使用的角度來講，EDA技術(shù)主要包括幾個方面的容？這幾個方面在整個電子系統(tǒng)的設計中分別起什么作用？ 答：EDA技術(shù)的學習主要應掌握四個方面的容： 大規(guī)模可編程邏輯器件； 硬件描述語言； 軟件開發(fā)工具； 實驗開發(fā)系統(tǒng)。其中，硬件描述

3、語言是重點。 對于大規(guī)模可編程邏輯器件，主要是了解其分類、基本結(jié)構(gòu)、工作原理、各廠家產(chǎn)品的系列、性能指標以與如何選用，而對于各個產(chǎn)品的具體結(jié)構(gòu)不必研究過細。 對于硬件描述語言，除了掌握基本語法規(guī)定外，更重要的是要理解VHDL的三個“精髓”：軟件的強數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性決定了VHDL語言的并行性、軟件仿真的順序性與實際硬件行為的并行性；要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語法規(guī)定熟練地運用于自己的設計中。 對于軟件開發(fā)工具，應熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以與各種仿真、硬件驗證各步驟的使用。 對于實驗開發(fā)系統(tǒng)，主要能夠根據(jù)自己所擁有的設備，熟練地進行硬件

4、驗證或變通地進行硬件驗證。 1.5 什么叫可編程邏輯器件(簡稱PLD)？ FPGA和CPLD的中文含義分別是什么？國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國占有較大市場份額的主要有哪幾家？其產(chǎn)品系列有哪些？其可用邏輯門/等效門數(shù)大約在什么圍？ 答：可編程邏輯器件(簡稱PLD)是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。 FPGA和CPLD分別是現(xiàn)場可編程門陣列和復雜可編程邏輯器件的簡稱。 國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國占有市場份額較大的主要是Xilinx，Altera，Lattice三家公司。 Xilinx公司的FPGA器件有XC2000，XC3000，XC400

5、0，XC4000E，XC4000XLA，XC5200系列等，可用門數(shù)為120018 000；Altera公司的CPLD器件有FLEX6000，F(xiàn)LEX8000，F(xiàn)LEX10K，F(xiàn)LEX10KE系列等，提供門數(shù)為500025 000；Lattice公司的ISP-PLD器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000系列等，集成度可多達25 000個PLD等效門。 1.6 FPGA和CPLD各包括幾個基本組成部分？ 答：FPGA 在結(jié)構(gòu)上主要分為三個部分，即可編程邏輯單元，可編程輸入/輸出單元和可編程連線三個部分。CPLD在結(jié)構(gòu)上主要包括三個部分，即可編

6、程邏輯宏單元，可編程輸入/輸出單元和可編程部連線。 1.7 FPGA/CPLD有什么特點？二者在存儲邏輯信息方面有什么區(qū)別？在實際使用中，在什么情況下選用CPLD，在什么情況下選用FPGA？ 1.8 常用的硬件描述語言有哪幾種？這些硬件描述語言在邏輯描述方面有什么區(qū)別？ 答：常用的硬件描述語言有VHDL、Verilog、ABEL。 VHDL：作為IEEE的工業(yè)標準硬件描述語言，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言;邏輯綜合能力強，適合行為描述。 Verilog：支持的EDA工具較多，適用于RTL級和門電路級的描述，其綜合過程較VHDL稍簡單，但其在高級描述方面不如VHDL。 ABEL

7、：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設計，由于其語言描述的獨立性，因而適用于各種不同規(guī)模的可編程器件的設計。 1.9 目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)別是什么？ 答：目前比較流行的、主流廠家的EDA的軟件工具有Altera的MAX+plus II、Lattice的ispEXPERT、Xilinx的Foundation Series。 1.10 對于目標器件為FPGA/CPLD的VHDL設計，其工程設計包括幾個主要步驟？每步的作用是什么？每步的結(jié)果是什么？ 答：第一:需要進行“源程序的編輯和編譯”用一定的邏輯表達手段將設

8、計表達出來; 第二：要進行“邏輯綜合”-將用一定的邏輯表達手段將表達出來的設計經(jīng)過一系列的操作，分解成一系列的邏輯電路與對應的關(guān)系（電路分解）； 第三：要進行目標器件的“布線/適配”-在選用的目標器件中建立這些基本邏輯電路的對應關(guān)系（邏輯實現(xiàn)） 第四：目標器件的編程下載-將前面的軟件設計經(jīng)過編程變成具體的設計系統(tǒng)（物理實現(xiàn)）；最后要進行硬件仿真/硬件測試-驗證所設計的系統(tǒng)是否符合要求。同時，在設計過程中要進行有關(guān)“仿真”-模擬有關(guān)設計結(jié)果與設計構(gòu)想是否相符。設計基本流程如圖1-所示。1.11 名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時序仿真。 答：邏輯綜合：邏輯綜合器的功能就是將設計

9、者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來。顯然，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 邏輯適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。適配所選定的目標器件(FPGA/CPL

10、D芯片)必須屬于原綜合器指定的目標器件系列。 行為仿真：在綜合以前可以先對VHDL所描述的容進行行為仿真，即將VHDL設計源程序直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。因為此時的仿真只是根據(jù)VHDL的語義進行的，與具體電路沒有關(guān)系。 功能仿真：僅對VHDL描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求，仿真過程不涉與具體器件的硬件特性，如延時特性。 時序仿真：時序仿真是接近真實器件運行的仿真，仿真過程中已將器件特性考慮進去了，因而，仿真精度要高得多。但時序仿真的仿真文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDIF/XNF門級網(wǎng)

11、表文件通常作為FPGA布線器或CPLD適配器的輸入文件。通過布線/適配的處理后，布線/適配器將生成一個VHDL網(wǎng)表文件，這個網(wǎng)表文件中包含了較為精確的延時信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。此時，將這個VHDL網(wǎng)表文件送到VHDL仿真器中進行仿真，就可以得到精確的時序仿真結(jié)果了2-12-3 2-42-52-62.73.1比較常用硬件描述語言VHDL、Verilog和ABEL語言的優(yōu)劣。 1.VHDL：描述語言層次較高，不易控制底層電路，對綜合器的性能要求較高。有多種EDA工具選擇，已成為IEEE標準。 應用VHDL進行工程設計的優(yōu)點是多方面的，具體如下： (1) 與其他

12、的硬件描述語言相比，VHDL具有更強的行為描述能力。 (2) VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期，就能查驗設計系統(tǒng)的功能可行性，隨時可對系統(tǒng)進行仿真模擬，使設計者對整個工程的結(jié)構(gòu)和功能可行性做出判斷。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設計的分解和已有設計的再利用功能。 (4) 用VHDL完成一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動把VHDL描述設計轉(zhuǎn)變成門級網(wǎng)表(根據(jù)不同的實現(xiàn)芯片)。 (5) VHDL對設計的描述具有相對獨立性。 (6) VHDL具有類屬描述語句和子程序調(diào)用等功能，對于完成的設計，在不改變源程

13、序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結(jié)構(gòu)。 2. Verilog:設計者需要了解電路的結(jié)構(gòu)細節(jié)，對綜合器的性能要求較低。有多種EDA工具選擇，已成為IEEE標準。 3.ABEL: 設計者需要了解電路的結(jié)構(gòu)細節(jié)，對綜合器的性能要求較低。支持ABEL的綜合器只有一家，ABEL正朝國際化標準努力。 3.2 VHDL程序一般包括幾個組成部分？每部分的作用是什么？ （1）三個基本組成部分：庫、程序包使用說明，實體描述和實體對應的結(jié)構(gòu)體描述。 （2）庫、程序包使用說明：用于打開調(diào)用本設計實體將用到的庫、程序包 實體描述：用于描述該設計實體與外界的接口信號說明 結(jié)構(gòu)體描述：用于描述

14、該設計實體部的組成與部工作的邏輯關(guān)系 結(jié)構(gòu)體配置語句主要用于層次化的方式對特定的設計實體進行元件的例化，或是為實體選定某個特定的結(jié)構(gòu)體 3.3 VHDL語言中數(shù)據(jù)對象有幾種？各種數(shù)據(jù)對象的作用圍如何？各種數(shù)據(jù)對象的實際物理含義是什么？ （1）數(shù)據(jù)對象有三種：變量、常量、信號 （2）常量的作用圍取決于其所定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設計實體中。若定義在實體中，則可在這個實體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。若定義在進程/子程序中，則只能用于該進程/子程序。 變量屬于局部量，作用圍僅限于所定義的進程或子程序部。 信號屬于全局量，作用圍取決于其所

15、定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設計實體中。若定義在實體中，則可在這個實體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。 （3）信號表示硬件中的連線，用于各并行語句模塊之間的通信。變量一般用于存儲局部/臨時數(shù)據(jù)。 常量表示電路中的恒定電平，可使代碼中常數(shù)易于閱讀和修改。 3.4 什么叫標識符？VHDL的基本標識符是怎樣規(guī)定的？ （1）標識符用來定義常量、變量、信號、端口、子程序或者參數(shù)的名字。 （2）VHDL的基本標識符就是以英文字母開頭，不連續(xù)使用下劃線，不以下劃線結(jié)尾的，由26個英文大小寫字母，數(shù)字0-9以與下劃線組成的字符串。 3.5 信號和變量在描

16、述和使用時有哪些主要區(qū)別？ （1）變量只能在進程或子程序部定義，用于存儲局部/臨時數(shù)據(jù)。信號只能在進程或子程序的外部定義，表示硬件中的連線，用于各并行語句模塊之間的通信。 （2）信號用signal關(guān)鍵字定義，賦值符號為”=”。變量用variable關(guān)鍵字定義，賦值符號為”:=” （3）信號賦值，可以設定延時量，需要延時一段時間后才執(zhí)行；變量賦值立即執(zhí)行。 3.6 VHDL語言中的標準數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并簡單介紹各數(shù)據(jù)類型。 （1）標量型：屬單元素最基本的數(shù)據(jù)類型，通常用于描述一個單值數(shù)據(jù)對象，它包括實數(shù)類型、整數(shù)類型、枚舉類型和時間類型。 復合類型：可以由細

17、小的數(shù)據(jù)類型復合而成，如可有標量復合而成。復合類型主要有數(shù)組型和記錄型。 存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對象提供存取方式。 文件類型：用于提供多值存取類型。 （2）用戶可自定義的數(shù)據(jù)類型：枚舉類型、整數(shù)類型、數(shù)組類型、記錄類型、時間類型、實數(shù)類型等 3.7 BIT數(shù)據(jù)類型和STD_LOGIC數(shù)據(jù)類型有什么區(qū)別？ BIT 數(shù)據(jù)類型只能取值0 或1，而STD_LOGIC 數(shù)據(jù)類型是BIT 數(shù)據(jù)類型的擴展，除了0 和 1 外，還包括7 種數(shù)據(jù)類型，分別是U,X,Z,W,L,H,_ 3.8 用戶怎樣自定義數(shù)據(jù)類型？試舉例說明。 利用類型定義語句TYPE 和子類型定義語句SUBTYPE 實現(xiàn)。 如TY

18、PE WEEK IS (SON,MON,TUE,WED,THU,FRI,SAT) SUBTYPE DIGITS INTEGER RANGE 0 TO 9 3.9 VHDL語言有哪幾類操作符？在一個表達式中有多種操作符時應按怎樣的準則進行運算？下列三個表達式是否等效： A=NOT B AND C OR D; A=(NOT B AND C) OR D; A=NOT B AND (C OR D). （1）主要有四種操作符 邏輯運算符，關(guān)系運算符，算術(shù)運算符，符號運算符此外還有重載運算符。（2）按照操作符的優(yōu)先級高低進行運算 （3）這三個表達式不等效。1式表達錯誤，對同一優(yōu)先級的不同運算符應加上括號。

19、2和3式的運算順序不同。 3.16 在CASE 語句中在什么情況下可以不要WHEN OTHERS語句？在什么情況下一定要WHEN OTHERS語句？ 答：case語句執(zhí)行時，根據(jù)選擇表達式的值來選擇執(zhí)行哪個順序語句，要求對于選擇表達式的每個可能取值，有且僅有一個選擇值與之匹配。因此，當已列出的選擇值能夠覆蓋選擇表達式的所有可能取值時，可以不要when others語句。否則，要用 when others表示其它未列出的選擇值。 a.用IF語句設計一個四十六譯碼器 PROCESS(G1,g2a,g2b,sel) begin if(g1=1and g2a=0and g2b=0)then if(se

20、l=0000)theny=11110; elsif(sel=0001)theny=11101; elsif(sel=0010)theny=11011; elsif(sel=0011)theny=10111; elsif(sel=0100)theny=01111; elsif(sel=0101)theny=11111; elsif(sel=0110)theny=11111; elsif(sel=0111)theny=11111; elsif(sel=1000)theny=11111; elsif(sel=1001)theny=11111; elsif(sel=1010)theny=11111;

21、elsif(sel=1011)theny=11111; elsif(sel=1100)theny=11111; elsif(sel=1101)theny=11111; elsif(sel=1110)theny=11111; elsif(sel=1111)then y=11111; else y=XXXXXXXXXXXXXXXX; end if; else Yyyyyyyyyyyyyyyyyy連續(xù)實體端口名，.) （4）名字關(guān)聯(lián)是將例化元件的端口名與關(guān)聯(lián)端口名通過關(guān)聯(lián)（連續(xù)）符號“=一一對應地聯(lián)系起來的方式； 位置關(guān)聯(lián)是按例化元件端口定義順序?qū)⒗膶倪B續(xù)實體端口名一一列出的方式。3.32 什么是結(jié)構(gòu)體的行為描述方式？它應用于什么場合？用行為描述方式所編寫的VHDL程序是否都可以進行邏輯綜合？ （1）行為描述：設計實體按算法的路徑進行描述，他不是對某一個器件的描述，而是對整