ARM Cortex各系列處理器分類比較

1、Cortex-M系列M0：Cortex-M0是目前最小的ARM處理器，該處理器的芯片面積非常小，能耗極低，且編程所需的代碼占用量很少，這就使得開發(fā)人員可以直接跳過16位系統(tǒng)，以 接近8 位系統(tǒng)的成本開銷獲取 32 位系統(tǒng)的性能。Cortex-M0 處理器超低的門數(shù)開銷，使得它可以用在仿真和數(shù)?；旌显O備中。M0+：以Cortex-M0 處理器為基礎，保留了全部指令集和數(shù)據(jù)兼容性，同時進一步降低了能耗，提高了性能。2級流水線，性能效率可達1.08 DMIPS/MHz。M1：第一個專為 FPGA 中的實現(xiàn)設計的 ARM 處理器。Cortex-M1 處理器面向所有主要 FPGA 設備并包括對領先的 F

2、PGA 綜合工具的支持，允許設計者為每個項目選擇最佳實現(xiàn)。M3：適用于具有較高確定性的實時應用，它經(jīng)過專門開發(fā)，可使合作伙伴針對廣泛的設備（包括微控制器、汽車車身系統(tǒng)、工業(yè)控制系統(tǒng)以及無線網(wǎng)絡和傳感器）開發(fā)高性能低成本平臺。此處理器具有出色的計算性能以及對事件的優(yōu)異系統(tǒng)響應能力，同時可應實際中對低動態(tài)和靜態(tài)功率需求的挑戰(zhàn)。M4：由 ARM 專門開發(fā)的最新嵌入式處理器，用以滿足需要有效且易于使用的控制和信號處理功能混合的數(shù)字信號控制市場。M7：在 ARM Cortex-M 處理器系列中，Cortex-M7 的性能最為出色。它擁有六級超標量流水線、靈活的系統(tǒng)和內存接口（包括 AXI 和 AHB）、

3、緩存（Cache）以及高度耦合內存（TCM），為MCU 提供出色的整數(shù)、浮點和 DSP 性能?；ヂ?lián)：64位 AMBA4 AXI, AHB外設端口 (64MB 到 512MB)指令緩存：0 到 64kB，雙路組相聯(lián)，帶有可選 ECC數(shù)據(jù)緩存：0 到 64kB，四路組相聯(lián)，帶有可選 ECC指令TCM：0 到 16MB，帶有可選 ECC數(shù)據(jù)TCM：0 到 16MB，帶有可選 ECCCortex-M系列規(guī)格對比類別M0M3M4M7體系結構ARMv6M（馮諾依曼）ARMv6M（哈佛）ARMv6M（哈佛）ARMv7-M（哈佛）ISA支持Thumb,Thumb-2Thumb,Thumb-2Thumb,Thu

4、mb-2Thumb,Thumb-2DSP擴展單周期16/32位 MAC單周期雙16位 MAC8/16位 SIMD 運算硬件除法（2-12 周期）單周期16/32位 MAC單周期雙16位 MAC8/16位 SIMD 運算硬件除法（2-12 周期）浮點單元單精度浮點單元符合 IEEE 754單和雙精度浮點單元與IEEE 754 兼容流水線3級3級3級+分支預測6級超標量 + 分支預測DMISP/MHz0.90.991.251.501.251.522.14/2.55/3.23中斷NMI+1-32物理中斷NMI+ 1-240物理中斷NMI + 1240物理中斷NMI + 1240物理中斷中斷優(yōu)先級82

5、5682568256喚醒中斷控制器最多240個最多240個最多240個內存保護帶有子區(qū)域和后臺區(qū)域的可選 8 區(qū)域 MPU帶有子區(qū)域和后臺區(qū)域的可選8區(qū)域 MPU可選的8/16區(qū)域 MPU，帶有子區(qū)域和背景區(qū)域睡眠模式集成的 WFI 和 WFE 指令和“退出時睡眠”功能。睡眠和深度睡眠信號隨 ARM 電源管理工具包提供的可選的Retention 模式集成的 WFI 和 WFE 指令和“退出時睡眠”功能。睡眠和深度睡眠信號。隨 ARM 電源管理工具包提供的可選保留模式集成WFI 和WFE 指令和“退出時睡眠”功能。睡眠和深度睡眠信號。隨 ARM 電源管理工具包提供的可選 Retention 模式

6、集成 WFI 和 WFE 指令以及Sleep On Exit功能。休眠和深度休眠信號。ARM 電源管理工具包及可選Retention模式增強的指令硬件單周期 (32x32) 乘法選項硬件除法（2-12 個周期）和單周期 (32x32) 乘法、飽和數(shù)學支持。調試可選 JTAG 和Serial-Wire 調試端口。最多 4 個斷點和 2 個觀察點可選 JTAG 和串行線調試端口。最多 8 個斷點和 4 個檢測點。可選 JTAG 和Serial-Wire 調試端口。最多 8 個斷點和 4 個檢測點?？蛇x的 JTAG 和 串行線調試 端口。最多 8 個斷點和 4 個觀察點。跟蹤可選指令跟蹤 (ETM)

7、、數(shù)據(jù)跟蹤 (DWT) 和測量跟蹤 (ITM)可選指令跟蹤 (ETM)、數(shù)據(jù)跟蹤 (DWT) 和測量跟蹤 (ITM)可選指令跟蹤 (ETM)、數(shù)據(jù)跟蹤 (DWT) 和測量跟蹤 (ITM)Cortex-A系列：ARM Cortex-A 系列是一系列用于復雜操作系統(tǒng)和用戶應用程序的應用程序處理器。Cortex-A 系列處理器支持 ARM、Thumb 和 Thumb-2 指令集。A5：一個高性能、低功耗的ARM宏單元，帶有L1高速緩存子系統(tǒng)，能提供完全的虛擬內存功能。Cortex-A5 處理器實現(xiàn)了 ARMv7 體系結構并運行 32 位 ARM 指令、16 位和 32 位 Thumb 指令，還可在

8、Jazelle 狀態(tài)下運行 8 位 Java 字節(jié)碼。Cortex A-5 是最小以及最低功耗的 Cortex-A 處理器，但處理性能比其他A系列差。A7：Cortex-A7 處理器的功耗和面積與超高效 Cortex-A5 相似，但性能提升 1520%，Cortex-A7是ARM的大小核設計中的小核部分，并且與高端 Cortex-A15 CPU 體系結構完全兼容。Cortex-A7處理器包括了高性能處理器Cortex-A15的一切特性，包括虛擬化（virtualization）、大容量物理內存地址擴展（Large Physical Address Extensions (LPAE)，可以尋址到

9、1TB的存儲空間）、NEON、VFP以及AMBA 4 ACE coherency （AMBA4 Cache Coherent Interconnect (CCI)）。Cortex-A7支持多核MPCore的設計以及Big+Little的大小核設計。小型高能效的 Cortex-A7 是最新低成本智能手機和平板電腦中獨立 CPU 的理想之選，并可在 big.LITTLE 處理配置中與 Cortex-A15 結合。A8：第一個使用ARMv7-A架構的處理器，很多應用處理器以Cortex-A8為核心。 Cortex-A8 處理器是一個雙指令執(zhí)行的有序超標量處理器，針對高度優(yōu)化的能效

10、實現(xiàn)可提供 2.0 Dhrystone MIPS（每 MHz），這些實現(xiàn)可提供基于傳統(tǒng)單核處理器的設備所需的高級別的性能。Cortex-A8 在市場中構建了 ARMv7 體 系結構，可用于不同應用，包括智能手機、智能本、便攜式媒體播放器以及其他消費類和企業(yè)平臺。分開的L1指令和數(shù)據(jù)cache大小可以為16KB或者 32KB，指令和數(shù)據(jù)共享L2 cache，容量可以到1MB。L1和L2 cache的cache數(shù)據(jù)寬度為128比特，L1 cache是虛擬索引，物理上連續(xù)，而L2完

11、全使用物理地址。Cortex-A8的L1 cache行寬度為64byte，L2 cache在片內集成。另外和Cortex-A9相比，由于Cortex-A8支持的浮點VFP運算非常有限，其VFP的速度非常慢，往往相同的浮點運 算，其速度是Cortex-A9的1/10。Cortex-A8能并發(fā)某些NEON指令（如NEON的load/store和其他的NEON指令），而 Cortex-A9因為NEON位寬限制不能并發(fā)。Cortex-A8的NEON和ARM是分開的，即ARM核和NEON核的執(zhí)行流水線分開，NEON訪 問ARM寄存器很快，但是ARM端需要

12、NEON寄存器的數(shù)據(jù)會非常慢。A9：Cortex-A9 MPCore或者單核處理器單MHz性能比Cortex-A5 或者 Cortex-A8高，支持ARM, Thumb, Thumb-2, TrustZone, Jazelle RCT，Jazelle DBX技術。L1的cache控制器提供了硬件的cache一致性維護支持多核的cache一致性。核外的L2 cache控制器(L2C-310, or PL310) 支持最多8MB的cache。Cortex-A9的L1&#

13、160;cache行寬度為32byte，L2 cache因為多核的原因在核外集成，即通過SCU來訪問多核共享的L2 cache。常見的Cortex-A9處理器包括nVidia's 雙核Tegra-2, 以及TI's OMAP4平臺。使用Cortex-A9處理器的設備包括Apple的ipad2（apple A5處理器），LG Optimus 2X （nVidia Tegra-2），Samsung Galaxy S II 等 A15：Corte

14、x-A15 MPCore處理器是目前Cortex-A系列中性能最高的處理器，一個突出的特性是其硬件的虛擬化技術(Hardware virtualization)以及大物理內存的擴展(Large Physical Address Extension (LPAE), 能尋址到1TB的內存)。目前集成Cortex-A15的處理器量產(chǎn)的只有Samsung的Exynos 5系列處理器，但TI的OMAP5系列處理器也采用Cortex-A15的核。具體的設備有Arndale Board 。A17:A12的提升

15、版，也就將A12合并到A17中，最新的高性能ARMv7-A核處理器，以更小和更節(jié)能的優(yōu)勢，提供與A15相仿的性能。相比A9 有60%的性能提升。仍為32位ARMv7Cortex-A17處理器提供了優(yōu)質的性能和高端的特性使它理想的適合每一個屏幕,從智能手機到智能電視。 Cortex-A17處理器架構上與廣泛使用Cortex-A7處理器一致，促使下一代中檔設備基于big.LITTLE技術。A53：最低功耗的ARMv8處理器，能夠無縫支持32和64位代碼。是世界上能效最高，面積最小的64位處理器。使用高效的8-stage順序管道和提升的獲取數(shù)據(jù)技術性能平衡。Cortex-A53提供比Cortex-A

16、7更高的性能，并能作為一個獨立的應用處理器或在big.LITTLE配置下，搭配Cortex-A57處理器，達到最優(yōu)性能、可伸縮性和能效。A57：最高效的64位處理器，用于擴展移動和企業(yè)計算應用程序功能，包括計算密集型64位應用，比如高端電腦、平板電腦和服務器產(chǎn)品。性能比A15提升一倍。A72：Cortex-A72 是 ARM 性能最出色、最先進的處理器。于 2015 年年初正式發(fā)布的Cortex-A72是基于 ARMv8-A 架構、并構建于 Cortex-A57 處理器在移動和企業(yè)設備領域成功的基礎之上。在相同的移動設備電池壽命限制下，Cortex-A72 能相較基于 Cortex-A15 處

17、理器，28納米工藝節(jié)點的設備，提供3.5倍的性能表現(xiàn)，展現(xiàn)優(yōu)異的整體功耗效率。Cortex-A72 的強化性能和功耗水平重新定義了 2016 年高端設備為消費者帶來的豐富連接和情境感知（context-aware）的體驗。Cortex-A72 可在芯片上單獨實現(xiàn)，也可以搭配 Cortex-A53 處理器與ARM CoreLinkTM CCI高速緩存一致性互連（Cache Coherent Interconnect）構成 ARM big.LITTLETM 配置，進一步提升能效。Cortex-A列規(guī)格對比類別Cortex-A5Cortex-A7Cortex-A8Cortex-A9Cortex-A1

18、5發(fā)布時間2009年12月2011年10月2006年7月2008年3月2011年4月時鐘頻率1GHz1GHz on 28nm1GHz on 65nm2GHz on 40nm2.5GHz on 28nm執(zhí)行順序順序執(zhí)行順序執(zhí)行順序執(zhí)行亂序執(zhí)行亂序執(zhí)行多核支持1 to 41 to 411 to 41 to 4MIPS/MHz1.61.92 2.5 3.5 VFP/NEON 支持VFPv4/NEONVFPv4/NEONVFPv3/NEONVFPv3/NEONVFPv4/NEON半精度擴展(16-bit floating-point)是是否,只有32-bit單精度和64-bit雙精度浮點是是FP/NE

19、ON 寄存器重命名否否否否是GP寄存器重命名否否否是是硬件的除法器否是否否是LPAE (40-bit physical address)否否否否是硬件虛擬化否是否否是big.LITTLENoLITTLENoNoBig融合的MAC 乘累加是是否否是流水線級數(shù) pipeline stages88139 to 1215+指令譯碼 decodes1Partial dual issue2 (dual-issue)2 (dual-issue)3返回堆棧stack條目488848 浮點運算單元FPUOptionalOptionalYesOptionalOptionalAMBA總線寬度64-bit I/F A

20、MBA 3128-bit I/F AMBA 464 or 128-bit I/F AMBA 32× 64-bit I/F AMBA 3128-bit L1 Data Cache Size 4K to 64K8KB to 64KB16/32KB16KB/32KB/64KB32KBL1 Instruction Cache Size 4K to 64K8KB to 64KB16/32KB16KB/32KB/64KB32KBL1 Cache Structure2-way set associative (Inst) 4-way set associative (Data)2-way set

21、associative (Inst) 4-way set associative (Data)4-way set associative4-way set associative (Inst) 4-way set associative (Data)2-way set associative (Inst) 4-way set associative (Data)L2 Cache typeExternalIntegratedIntegratedExternalIntegratedL2 Cache size-128KB to 1MB128KB to 1MB-512KB to 1MBL2 Cache

22、 Structure-8-way set associative8-way set associative-8-way set associativeCache line (bytes)3232643264Classic處理器：ARM7：1994年推出，使用范圍最廣的 32 位嵌入式處理器系列。0.9MIPS/MHz的三級流水線和馮諾依曼結構ARM9：ARM9 系列技術特點· 基于 ARMv5TE 架構· 高效的 5 級流水線，更快的吞吐量和系統(tǒng)性能，哈佛結構o 提取/解碼/執(zhí)行/內存/寫回 · 同時支持 ARM和 Thumb指令集o

23、 高效 ARM-Thumb 交互工作允許最佳組合性能和代碼密度 · 哈佛架構 - 獨立的指令和數(shù)據(jù)內存接口 o 可用內存帶寬增加 o 同時訪問 I & D 內存 o 更高性能 · 31 x 32 位寄存器 · 32 位 ALU 和桶行移位器 · 32 位 MAC 塊增強 CoreSight ETM9接口用于增強調試和 trace· 標準 AMBA® AHB 接口· 協(xié)處理器接口內存控制器· 內存操作受 MMU

24、 或 MPU 控制 · MMU 提供 o 虛擬內存支持o 快速上下文切換擴展 (FCSE) · MPU 支持 o 內存保護和邊界 o 應用沙坑效應 · 寫緩沖 o 從外部內存解耦內部處理器o 可在 4 個獨立地址中存儲 16 個字o 清除緩沖臟行靈活的緩存設計· 硬件緩存架構 · 大小可從 4 KB 到 128 KB（以 2 的方冪形式增長） · I & D 緩存可具有獨立大小 · 行長度固定為 8 個字 &

25、#183; 固定 4 向集關聯(lián) · 零等待狀態(tài)存取 · 關鍵詞首先緩存行填充 · 無阻塞 · 虛擬尋址靈活的 TCM 設計· 哈佛機構· 大小可為 0 KB 或 4 KB 到 1 MB（以二次方形式增長）· 可具有獨立大小· 可為 RAM 或 ROM· 允許等待狀態(tài) · ARM968上的雙存儲 TCM · 物理尋址 o 將非順序存取停止一個周期以允許地址轉換DSP 增強 · 單周期 32x16 乘

26、法器實現(xiàn) o 加快所有乘法指令 o 流水線設計允許一個 16x16 或 32x16 開始每個周期 · 新的 32x16 和 16x16 乘法指令 o 允許獨立存取 16 位半寄存器 o 允許壓縮的 16 位操作數(shù)高效使用 32 位帶寬 o ARM ISA 提供 32x32 乘法指令 · 有效微小數(shù)字飽和算法 o QADD、QSUB、QDADD、QDSUB · 前導零計數(shù)指令 o CLZ 加快標準化和除法ARM11：ARM11處理器系列所提供的引擎可用于當前生產(chǎn)領域中

27、的很多智能手機，還廣泛用于消費類、家庭和嵌入式應用程序。該處理器的功耗非常低，提供的性能范圍為小面積設計中的 350 MHz 到速度優(yōu)化設計中的 1 GHz（45 納米和 65 納米）。ARM11 處理器軟件可以與以前所有 ARM 處理器兼容，并引入了用于媒體處理的 32 位 SIMD、用于提高操作系統(tǒng)上下文切換性能的物理標記 cache、強制實施硬件安全性的 TrustZone 以及針對實時應用的緊密耦合內存。ARM11 處理器系列功能：· 強大的 ARMv6 指令集架構· ARM Thumb® 指令集可以減少高達 35% 的內存帶寬和大小需

28、求· 用于執(zhí)行高效嵌入式 Java 的 ARM Jazelle® 技術· ARM DSP 擴展· SIMD（單指令多數(shù)據(jù)）媒體處理擴展可提供高達 2 倍的視頻處理性能· 作為片上安全基礎的 ARM TrustZone® 技術（ARM1176JZ-S 和 ARM1176JZF-S 處理器）· Thumb-2 技術（僅 ARM1156(F)-S），可提高性能、能效和代碼密度· 低功耗：o 0.21 mW/MHz (65G)，包括 cache 控制器o

29、 節(jié)能關閉模式能夠處理高級工藝中的靜態(tài)漏電情況· 高性能整數(shù)處理器o 8 級整數(shù)流水線可提供高時鐘頻率（對于 ARM1156T2(F)-S 為 9 級）o 單獨的加載-存儲和算術流水線o 分支預測和返回棧· 高性能內存系統(tǒng)設計o 支持 4-64k cache 大小o 針對多媒體應用領域的、帶 DMA 的可選緊密耦合內存o 對于媒體處理和網(wǎng)絡應用領域，高性能 64 位內存系統(tǒng)加快了數(shù)據(jù)存取速度o ARMv6 內存系統(tǒng)架構加快了操作系統(tǒng)上下文切換速度· 矢量中斷接口和低中斷延遲模式提高了中斷響應速度和實時性能· 用于汽車/工業(yè)控制和三維圖形加速的可選矢量浮點

30、協(xié)處理器（ARM1136JF-S、ARM1176JZF-S 和 ARM1156T2F-S 處理器）· 所有 ARM11 系列處理器都作為符合 ARM-Synopsys 參考方法的可交付項來提供，從而顯著縮短了生成內核的特定技術實現(xiàn)的時間，以及生成一組完整的行業(yè)標準視圖和模型的時間。Classic處理器比較類別ARM7ARM9ARM11體系結構馮·諾依曼ARMv5TE（哈佛）ARMv6M（哈佛）指令集ARM、ThumbARM、ThumbARM、Thumb、Thumb-2流水線3級5級8級DMIPS/MHz0.91.11.2NMU無有有DSP擴展否是是單指令多數(shù)據(jù)擴展

31、否否是浮點支持否是（VFP9）是（VFP11）Cache支持否是是密集耦合內存否是是TrustZone安全擴展否否是（僅ARM1176JZ（F）-S）Cortex-R系列：R4：第一個基于ARMv7-R體系的嵌入式實時處理器。專用于大容量深層嵌入式片上系統(tǒng)應用，如硬盤驅動控制器、無限基帶處理器、消費產(chǎn)品手機MTK平臺和汽車系統(tǒng)的電子控制單元。R5：2010年推出，基于ARMv7-R體系，擴展了 Cortex-R4 處理器的功能集，支持在可靠的實時系統(tǒng)中獲得更高級別的系統(tǒng)性能、提高效率和可靠性并加強錯誤管理。這些系統(tǒng)級功能包括高優(yōu)先級的低延遲外設端口 (LLPP) 和加速器一致性端口 (ACP)

32、，前者用于快速外設讀寫，后來用于提高效率并與外部數(shù)據(jù)源達成更可靠的高速緩存一致性?；?40 nm G 工藝，Cortex-R5 處理器可以實現(xiàn)以將近 1 GHz 的頻率運行，此時它可提供 1,500 Dhrystone MIPS 的性能。該處理器提供高度靈活且有效的雙周期本地內存接口，使 SoC 設計者可以最大限度地降低系統(tǒng)成本和功耗。R7：Cortex-R7 處理器是性能最高的 Cortex-R 系列處理器。它是高性能實時 SoC 的標準。Cortex-R7 處理器是為基于 65 nm 至 28 nm 的高級芯片工藝的實現(xiàn)而設計的，此外其設計重點在于提升能效、實時響應性、高級功能和簡化系統(tǒng)

33、設計。基于 40 nm G 工藝，Cortex-R7 處理器可以實現(xiàn)以超過 1 GHz 的頻率運行，此時它可提供 2,700 Dhrystone MIPS 的性能。該處理器提供支持緊密耦合內存 (TCM) 本地共享內存和外設端口的靈活的本地內存系統(tǒng)，使 SoC 設計人員可在受限制的芯片資源內達到高標準的硬實時要求。Cortex-R系列處理器比較ARM Cortex-R4ARM Cortex-R5ARM Cortex-R71.68 / 2.02 / 2.45 DMIPS/MHz*3.47 CoreMark/MHz*1.67 / 2.01 / 2.45 DMIPS/MHz*3.47 CoreMar

34、k/MHz*2.50 / 2.90 / 3.77 DMIPS/MHz*4.35 CoreMark/MHz*Lockstep configurationLockstep configurationDual-core Asymmetric Multi-Processing (AMP) configurationLockstep configurationDual-core Asymmetric Multi-Processing (AMP) with QoS configurationDual core Symmetric Multi-Processing (SMP) configurationTightly Coupled Memory (TCM)Tightly Coupled MemoryLow Latency Peripheral PortAccelerator Coherency PortMicro Snoop Control Unit (µSCU)Tightly Coupled MemoryLow Latency Peripheral Port Accelerator Coherency PortSnoop Control Unit (SCU)8-stage dual issue pipeline with instruction