數(shù)字顯示電路設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上物理與電子工程學(xué)院數(shù)字電路課程設(shè)計(jì)報(bào)告書 設(shè)計(jì)題目： 數(shù)字顯示電路設(shè)計(jì) 專 業(yè)： 自動(dòng)化 班 級(jí)： 10級(jí)1班 學(xué)生姓名: 李想 學(xué) 號(hào): 指導(dǎo)教師： 胡林 年 月 日專心-專注-專業(yè)物理與電子工程學(xué)院 課程設(shè)計(jì)任務(wù)書專業(yè)： 自動(dòng)化 班級(jí)： 10級(jí)2班 學(xué)生姓名李想學(xué)號(hào)課程名稱數(shù)字電路設(shè)計(jì)題目數(shù)字顯示電路設(shè)計(jì)設(shè)計(jì)目的、主要內(nèi)容（參數(shù)、方法）及要求1、課程設(shè)計(jì)是專業(yè)課學(xué)習(xí)過程中一個(gè)非常重要的環(huán)節(jié)。本次課程設(shè)計(jì)的目的是熟悉和掌握數(shù)字顯示電路的應(yīng)用方法，為今后的工作和學(xué)習(xí)打下堅(jiān)實(shí)的基礎(chǔ)。2、理解數(shù)字顯示電路的原理。3、掌握數(shù)字顯示電路的應(yīng)用范圍、核心儀器及應(yīng)用電路。4、檢索

2、閱讀與課程設(shè)計(jì)課題相關(guān)的國內(nèi)科技文獻(xiàn)，書寫并按時(shí)提交規(guī)范的課程設(shè)計(jì)。5、在調(diào)查、實(shí)驗(yàn)、論文撰寫等環(huán)節(jié)中，應(yīng)尊重事實(shí)、尊重實(shí)驗(yàn)結(jié)果，嚴(yán)肅認(rèn)真的的完成每一個(gè)環(huán)節(jié)的相關(guān)工作。6、課程設(shè)計(jì)應(yīng)論述層次清晰，概念準(zhǔn)確，語句通順。7、獨(dú)立完成課程設(shè)計(jì)的撰寫工作，不得抄襲和剽竊他人成果。8、符合課程設(shè)計(jì)寫作規(guī)范，整篇文章不少于3000字。工作量2周時(shí)間，每天3學(xué)時(shí)，共計(jì)42學(xué)時(shí)進(jìn)度安排第1天：下達(dá)任務(wù)書第2-5天：搜集資料，完成課程設(shè)計(jì)的文獻(xiàn)查閱、試驗(yàn)或調(diào)研工作。第6-8天：完成課程設(shè)計(jì)的初稿，并提交指導(dǎo)教師。第9-14天：完成課程設(shè)計(jì)的修改，最終定稿。主要參考資料1路勇.電子電路實(shí)驗(yàn)及仿真M.北京：北京交通

3、大學(xué)出版社，2010.2孟濤.電工電子EDA實(shí)踐教程M.北京：機(jī)械工業(yè)出版社，2010.3高吉祥.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì)M.北京：電子工業(yè)出版社，20054候建軍.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)、綜合設(shè)計(jì)實(shí)驗(yàn)與課程設(shè)計(jì)M.北京:高等教育出版社,2007. 指導(dǎo)教師簽字教研室主任簽字摘 要采用動(dòng)態(tài)掃描的方式實(shí)現(xiàn)設(shè)計(jì)要求。動(dòng)態(tài)掃描顯示需要由兩組信號(hào)來控制：一組是字段輸出口輸出的字形代碼，用來控制顯示的字形，稱為段碼；另一組是位輸出口輸出的控制信號(hào)，用來選擇第幾位數(shù)碼管工作，稱為位碼。各位數(shù)碼管的段線并聯(lián)，段碼的輸出對(duì)各位數(shù)碼管來說都是相同的。因此在同一時(shí)刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，6位數(shù)碼管

4、將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應(yīng)的字符，就必須采用掃描顯示方式，即在某一時(shí)刻，只讓某一位的位選線處于導(dǎo)通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)。同時(shí)，段線上輸出相應(yīng)位要顯示字符的字型碼。這樣在同一時(shí)刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符。 MAX+PLUS II 是一個(gè)完全集成化的可編程邏輯環(huán)境，能滿足用戶各種各樣的設(shè)計(jì)需要。它支持Altera公司不同結(jié)構(gòu)的器件，可在多平臺(tái)上運(yùn)行。MAX+PLUS II 具有突出的靈活性和高效性，為設(shè)計(jì)者提供了多種可自由選擇的設(shè)計(jì)方法和工具。豐富的圖形界面，可隨時(shí)訪問的在線幫

5、助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSII軟件。 MAX+PLUSII 具有的強(qiáng)大功能極大地減輕了設(shè)計(jì)者的負(fù)擔(dān)，使設(shè)計(jì)者可以快速完成所需的設(shè)計(jì)，使用該軟件，用戶從開始設(shè)計(jì)邏輯電路到完成器件下載編程一般只需要數(shù)小時(shí)時(shí)間，其中設(shè)計(jì)的編譯時(shí)間往往僅需數(shù)分鐘。用于可在一個(gè)工作日內(nèi)完成實(shí)現(xiàn)設(shè)計(jì)項(xiàng)目的多次修改，直至最終設(shè)計(jì)定型。 MAX+PLUS II 開發(fā)系統(tǒng)眾多突出的特點(diǎn)，使它深受廣大用戶的青睞。 關(guān)鍵詞：數(shù)字顯示電路；動(dòng)態(tài)掃描；段碼目 錄第一章 設(shè)計(jì)任務(wù)1.1 項(xiàng)目名稱：設(shè)計(jì)數(shù)字顯示電路本項(xiàng)目的主要內(nèi)容是設(shè)計(jì)并實(shí)現(xiàn)8位數(shù)碼管輪流顯示8個(gè)數(shù)字。該電路將所學(xué)的數(shù)字電路與系統(tǒng)大部分知識(shí)和V

6、HDL語言結(jié)合。1.2項(xiàng)目設(shè)計(jì)說明1.2.1設(shè)計(jì)任務(wù)和要求A、用CPLD設(shè)計(jì)一個(gè)八位數(shù)碼管顯示電路；B、8位數(shù)碼管輪流顯示8個(gè)數(shù)字，選擇合適的時(shí)鐘脈沖頻率實(shí)現(xiàn)8個(gè)數(shù)碼 管同時(shí)被點(diǎn)亮的視覺效果。1.2.2進(jìn)度安排第一周至第二周每周二2課時(shí)，共10課時(shí)。具體安排為：第一周至第三周 6課時(shí)自行設(shè)計(jì)、第四周實(shí)驗(yàn)結(jié)果驗(yàn)收、第五周交報(bào)告并進(jìn)行答辯。1.3項(xiàng)目總體功能模塊圖第二章 需求分析2.1問題基本描述基本系統(tǒng)流程圖如下2.2系統(tǒng)模塊分解動(dòng)態(tài)掃描顯示電路的主要組成為：計(jì)數(shù)器、顯示譯碼器、32選4數(shù)據(jù)選擇器、掃描電路組成。2.3系統(tǒng)各模塊功能的基本要求1、計(jì)數(shù)器：CN8模塊輸入信號(hào)是時(shí)鐘脈clk，每遇到一

7、個(gè)時(shí)鐘脈沖clk上升沿時(shí)，內(nèi)部累 加器便加一，再把累加器所得結(jié)果與2進(jìn)制數(shù)的形式輸出。要顯示8位數(shù)字，所以用3位2進(jìn)制數(shù)作為輸出。輸出信號(hào)為cout0.2。2、八選一數(shù)據(jù)選擇模塊：模塊輸入信號(hào)一個(gè)是數(shù)據(jù)選擇器的地址碼SEL2.0,另一部分是數(shù)據(jù)信息A3.0F3.0.地址碼是SEL2.0來自時(shí)鐘脈沖計(jì)數(shù)器CN6，由地址碼SEL2.0決定輸出哪個(gè)輸入數(shù)據(jù)。輸出信號(hào)是q3.0； 3、掃描顯示譯碼器：完成對(duì)7字段數(shù)碼管顯示的控制。第三章 設(shè)計(jì)原理3.1 設(shè)計(jì)原理采用動(dòng)態(tài)掃描的方式實(shí)現(xiàn)設(shè)計(jì)要求。動(dòng)態(tài)掃描顯示需要由兩組信號(hào)來控制：一組是字段輸出口輸出的字形代碼，用來控制顯示的字形，稱為段碼；另一組是位輸出

8、口輸出的控制信號(hào)，用來選擇第幾位數(shù)碼管工作，稱為位碼。各位數(shù)碼管的段線并聯(lián)，段碼的輸出對(duì)各位數(shù)碼管來說都是相同的。因此在同一時(shí)刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，6位數(shù)碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應(yīng)的字符，就必須采用掃描顯示方式，即在某一時(shí)刻，只讓某一位的位選線處于導(dǎo)通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)。同時(shí)，段線上輸出相應(yīng)位要顯示字符的字型碼。這樣在同一時(shí)刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符。雖然這些字符是在不同時(shí)刻出現(xiàn)的，而且同一時(shí)刻，只有一位顯示，其它各位熄滅，但由于數(shù)碼管具有余輝特

9、性和人眼有視覺暫留現(xiàn)象，只要每位數(shù)碼管顯示間隔足夠短，給人眼的視覺印象就會(huì)是連續(xù)穩(wěn)定地顯示。總之，多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號(hào)分時(shí)控制各個(gè)數(shù)碼管的公共端，循環(huán)一次點(diǎn)亮多個(gè)數(shù)碼管，并利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率較大，將看不到閃爍現(xiàn)象。將會(huì)看到6個(gè)數(shù)碼管持續(xù)穩(wěn)定點(diǎn)亮的現(xiàn)象。3.2 MAXPLUSII介紹 MAX+PLUS II 是一個(gè)完全集成化的可編程邏輯環(huán)境，能滿足用戶各種各樣的設(shè)計(jì)需要。它支持Altera公司不同結(jié)構(gòu)的器件，可在多平臺(tái)上運(yùn)行。MAX+PLUS II 具有突出的靈活性和高效性，為設(shè)計(jì)者提供了多種可自由選擇的設(shè)計(jì)方法和工具。豐富的

10、圖形界面，可隨時(shí)訪問的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSII軟件。 MAX+PLUSII 具有的強(qiáng)大功能極大地減輕了設(shè)計(jì)者的負(fù)擔(dān)，使設(shè)計(jì)者可以快速完成所需的設(shè)計(jì)，使用該軟件，用戶從開始設(shè)計(jì)邏輯電路到完成器件下載編程一般只需要數(shù)小時(shí)時(shí)間，其中設(shè)計(jì)的編譯時(shí)間往往僅需數(shù)分鐘。用于可在一個(gè)工作日內(nèi)完成實(shí)現(xiàn)設(shè)計(jì)項(xiàng)目的多次修改，直至最終設(shè)計(jì)定型。 MAX+PLUS II 開發(fā)系統(tǒng)眾多突出的特點(diǎn)，使它深受廣大用戶的青睞。 MAX+PLUSII支持 Altera公司的 Classic、ACEX 1K、 MAX 3000、 MAX 5000、 MAX 7000、 MAX 9000、 F

11、LEX 6000和 FLEX 10K等系列的可編程邏輯器件，門數(shù)為600門，提供了工業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。MAX+PLUSII的編輯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能以減輕用戶的設(shè)計(jì)負(fù)擔(dān)。MAX+PLUSII軟件的設(shè)計(jì)輸入、處理、校驗(yàn)功能完全集成于可編程邏輯開發(fā)工具內(nèi)，從而可以更快的進(jìn)行調(diào)試，縮短開發(fā)周期。設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、編輯、校驗(yàn)及器件編程工具中作出選擇，形成用戶風(fēng)格的開發(fā)環(huán)境，必要時(shí)還可以在保留原始功能的基礎(chǔ)上添加新的功能。由于MAX+PLUSII支持多種器件系列，設(shè)計(jì)者無須學(xué)習(xí)新的開發(fā)工具即可對(duì)新結(jié)構(gòu)的器件進(jìn)行開發(fā)。MAX+PLUSII軟件支持多種HDL的設(shè)計(jì)

12、輸入，包括標(biāo)準(zhǔn)的VHDL、 Verilog HDL及Altera公司自己開發(fā)的硬件描述語言AHDL。MAX+PLUS II 由設(shè)計(jì)輸入、項(xiàng)目處理、項(xiàng)目檢驗(yàn)和器件編程等4部分組成，所有這些部分都集成在一個(gè)可視化的操作環(huán)境下。MAX+PLUS II 管理窗口包括項(xiàng)目路徑、工作文件標(biāo)題條、MAX+PLUS II菜單條、快捷工具條和工作區(qū)等幾個(gè)部分。設(shè)置好授權(quán)碼后，啟動(dòng)MAX+PLUS II即進(jìn)入MAX+PLUS II 管理窗口，如圖6.4所示。MAX+PLUS II 還為用戶提供了功能強(qiáng)大的在線幫助功能。通過使用在線幫助，用戶可以獲得設(shè)計(jì)中所需的全部信息。第四章 系統(tǒng)功能模塊設(shè)計(jì)4.1計(jì)數(shù)（數(shù)碼管位

13、選控制）模塊4.1.1數(shù)碼管位選控制模塊流程圖 4.1.2輸入輸出引腳及其功能說明CN8模塊輸入信號(hào)是時(shí)鐘脈沖clk，每遇到一個(gè)時(shí)鐘脈沖clk上升沿時(shí)，內(nèi)部累加器便加一，再把累加器所得結(jié)果與2進(jìn)制數(shù)的形式輸出。要顯示八位數(shù)字，所以用3位2進(jìn)制數(shù)作為輸出。輸出信號(hào)為cout0.2。總之是通過輸入輸出信號(hào)來對(duì)數(shù)碼管進(jìn)行位選控制。4.1.3程序代碼實(shí)現(xiàn)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cn8 is port(clr,start,clk: in bit; cout: out s

14、td_logic_vector(2 downto 0)）;end cn8;architecture a of cn8 is signal temp:std_logic_vector(2 downto 0);begin process(clk,clr) begin if clr='0' then temp<="000" cout<='0' elsif (clk'event and clk='1') then if start='0' then if temp>="111&quo

15、t; then temp<="000" cout<='1' else temp<=temp+1; cout<='0' end if; end if; end if; end process; cout<=temp; end a;4.2數(shù)據(jù)選擇模塊4.2.1.數(shù)據(jù)選擇模（八選一模塊）塊流程圖4.2.2輸入輸出引腳及其功能說明SEL81模塊輸入信號(hào)一個(gè)是數(shù)據(jù)選擇器SEL81的地址碼SEL2.0，另一部分是數(shù)據(jù)信息A3.0H3.0.地址碼是SEL2.0來自時(shí)鐘脈沖計(jì)數(shù)器CN8，由地址碼SEL2.0決定輸出哪個(gè)輸入數(shù)據(jù)。

16、輸出信號(hào)是q3.0。4.2.3程序代碼實(shí)現(xiàn)Library ieee;Use ieee.std_logic_1164.all;Entity sel81 is Port(sel:in std_logic_vector(2 downto 0); A,b,c,d,e,f,g,h:in std_logic_vector(3 downto 0); Q:out std_logic_vector(3 downto 0); End sel81;Architecture rtl of sel81 isbegin Process(a,b,c,d,e,f,g,h,sel) Variable cout:std_logi

17、c_vector(3 downto 0); Begin Case(sel)is When"000"=>cout:=a; When"001"=>cout:=b;When"010"=>cout:=c; When"011"=>cout:=d; When"100"=>cout:=e; When"101"=>cout:=f; When"110"=>cout:=g; When others =>cout:=h; End

18、case; Q<=cout; End process;End rtl;4.3七段譯碼器模塊4.3.1七段譯碼器模塊模塊流程圖4.3.2輸入輸出引腳及其功能說明DISP模塊是七段譯碼器，將輸入的4位二進(jìn)制數(shù)轉(zhuǎn)換為數(shù)碼顯示管對(duì)應(yīng)的數(shù)字。例如輸入為4進(jìn)制數(shù)0000的時(shí)候，使數(shù)碼顯示管顯示0，則要七段譯碼器輸出為。即g段為0，g段發(fā)光二極管不亮，其它發(fā)光二極管被點(diǎn)亮，顯示效果為0。DISP模塊輸入信號(hào)D3.0,輸出信號(hào)是Q6.0。4.3.3程序代碼實(shí)現(xiàn)Library ieee;Use ieee.std_logic_1164.all;Entity disp is port(d:in std_log

19、ic_vector(3 downto 0); q:out std_logic_vector(6 downto 0); end disp; Architecture rtl of disp isBegin Process(d) Begin Case d is When"0000"=>q<="" When"0001"=>q<="" When"0010"=>q<="" When"0011"=>q<="&q

20、uot; When"0100"=>q<="" When"0101"=>q<="" When"0110"=>q<="" When"0111"=>q<="" When"1000"=>q<="" When others=>q<="" End case; End process;End rtl;第五章調(diào)試并分析結(jié)果

21、5.1輸入說明clk時(shí)鐘輸入 Clr計(jì)數(shù)器清零（低電平有效） Start打開計(jì)數(shù)器（低電平有效）A3.0.H3.0 輸入要顯示的數(shù)字5.2預(yù)計(jì)輸出 Cout2.0數(shù)碼管位選控制 Q6.0數(shù)碼管段選控制5.3測試結(jié)果記錄同時(shí)顯示0，1，2，3，4，5，6,7這八個(gè)不同的數(shù)字圖形到八個(gè)數(shù)碼管上。5.4測試結(jié)果分析 輸入一個(gè)時(shí)鐘，驅(qū)動(dòng)計(jì)數(shù)器工作。選用模值為8的計(jì)數(shù)器，依次控制8個(gè)數(shù)碼管的亮滅，使得某一時(shí)刻有且僅有一個(gè)數(shù)碼管點(diǎn)亮，同時(shí)產(chǎn)生對(duì)應(yīng)的，將點(diǎn)亮的數(shù)碼管賦值顯示為相應(yīng)的數(shù)碼予以顯示。由于掃描頻率較高，8位數(shù)碼管序列將顯示持續(xù)穩(wěn)定的0至7的數(shù)碼。第六章 結(jié)論6.1心得體會(huì)在課程設(shè)計(jì)之前，我學(xué)過51

22、單片機(jī)，對(duì)硬件與軟件的聯(lián)系有初步的了解，其次我的題目相對(duì)較簡單-設(shè)計(jì)8位數(shù)碼管動(dòng)態(tài)顯示電路，所以上手特別的快。在編寫程序之前，我到實(shí)驗(yàn)室實(shí)地考察了一下試驗(yàn)箱，發(fā)現(xiàn)8位數(shù)碼管實(shí)驗(yàn)無法實(shí)現(xiàn)，只能實(shí)現(xiàn)6位，開關(guān)實(shí)現(xiàn)數(shù)碼管數(shù)字變換也不現(xiàn)實(shí)，單單8位數(shù)碼管的數(shù)字就需要32個(gè)開關(guān)控制，試驗(yàn)箱遠(yuǎn)遠(yuǎn)達(dá)不到這個(gè)要求，因此，我就設(shè)計(jì)全軟件來控制并且做得非常成功。最后驗(yàn)收時(shí)聽老師分析，全軟件的程序有很大的缺陷，然后對(duì)我的設(shè)計(jì)又進(jìn)一步的改進(jìn)，用開關(guān)來進(jìn)行控制?？傊?，通過這次課程設(shè)計(jì)，我對(duì)EDA技術(shù)有了更進(jìn)一步的了解。也知道了如何把vhdl的程序裝到實(shí)驗(yàn)的硬件中，然后如何的連接實(shí)驗(yàn)箱上的管腳。 通過在上網(wǎng)查詢本次實(shí)驗(yàn)相

23、關(guān)資料。豐富了對(duì)EDA的了解。參 考 文 獻(xiàn)1路勇.電子電路實(shí)驗(yàn)及仿真M.北京：北京交通大學(xué)出版社，2010.2孟濤.電工電子EDA實(shí)踐教程M.北京：機(jī)械工業(yè)出版社，2010.3高吉祥.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì)M.北京：電子工業(yè)出版社，20054候建軍.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)、綜合設(shè)計(jì)實(shí)驗(yàn)與課程設(shè)計(jì)M.北京:高等教育出版社,2007.附 錄課程設(shè)計(jì)中的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div2k isport(clk_in : in std_logic; clk_

24、out : out std_logic);end;architecture a of div2k issignal cnt : integer range 0 to 999;signal clk_tmp : std_logic;beginprocess(clk_in)beginif (clk_in'event and clk_in='1') thenif cnt=999 thencnt<=0; clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_t

25、mp;end;-BLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-USE IEEE.STD_numeric_stdENTITY scan_led IS PORT ( CLK : IN STD_LOGIC; SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); BT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ); END;ARCHITECTURE arc OF scan_led IScomponent div2kport(clk_in: in s

26、td_logic; clk_out: out std_logic);end component; SIGNAL CNT6 : INTEGER RANGE 0 TO 5; SIGNAL A : INTEGER RANGE 0 TO 5;SIGNAL COUNT : INTEGER RANGE 0 TO 5000 := 0;SIGNAl FLAG : INTEGER RANGE 0 TO 10 := 0; SIGNAl FLAG_A : INTEGER RANGE 0 TO 15;SIGNAL clk_tmp: STD_LOGIC;BEGINu1:div2k port map(clk_in=>

27、;CLK,clk_out=>clk_tmp);-3線至6線譯碼器-A為位碼-P1:process(CNT6) BEGIN CASE CNT6 IS WHEN 0 => BT <= "000" ; A <= 0 ; WHEN 1 => BT <= "001" ; A <= 1 ; WHEN 2 => BT <= "010" ; A <= 2 ; WHEN 3 => BT <= "011" ; A <= 3 ; WHEN 4 => BT

28、 <= "100" ; A <= 4 ; WHEN 5 => BT <= "101" ; A <= 5 ; WHEN OTHERS => NULL ; END CASE ; END PROCESS P1;-拓展模塊-P2:process(clk_tmp) BEGIN IF clk_tmp'EVENT AND clk_tmp = '1' THEN -實(shí)現(xiàn)模6計(jì)數(shù)器 if CNT6 = 5 then CNT6 <= 0; else CNT6 <= CNT6 + 1; end if;IF

29、(FLAG = 11) THEN-設(shè)置標(biāo)志FLAG <= 0; END IF;IF COUNT = 5000 THEN-另一個(gè)時(shí)鐘COUNT <= 0; FLAG <= FLAG + 1; -當(dāng)記滿5000時(shí)左移動(dòng)一位 ELSECOUNT <= COUNT + 1;END IF; END IF; END PROCESS P2;P3:process(A)BEGIN FLAG_A <= (A + FLAG) ;-0-F循環(huán)顯示 CASE FLAG_A IS WHEN 0 => SG <= "" -0 -共陰abcdefg WHEN 1

30、=> SG <= "" -1 WHEN 2 => SG <= "" -2 WHEN 3 => SG <= "" -3 WHEN 4 => SG <= "" -4 WHEN 5 => SG <= "" -5WHEN 6 => SG <= "" -6 WHEN 7 => SG <= "" -7WHEN 8 => SG <= "" -8 WHEN 9 => SG <= "" -9 WHEN 10 => SG <= "" -A WHEN 11 => SG <= "" -BWHEN 12 => SG <= ""