時序邏輯電路51時序邏輯電路的基本概念1時序邏輯電路

1、精選優(yōu)質(zhì)文檔-傾情為你奉上第5章 時 序 邏 輯 電 路 5.1 時序邏輯電路的基本概念1.時序邏輯電路的結(jié)構(gòu)及特點時序邏輯電路在任何時刻的輸出狀態(tài)不僅取決于當(dāng)時的輸入信號，還與電路的原狀態(tài)有關(guān)，觸發(fā)器就是最簡單的時序邏輯電路，時序邏輯電路中必須含有存儲電路。時序電路的基本結(jié)構(gòu)如圖5.1 所示，它由組合電路和存儲電路兩部分組成。 圖5.1 時序邏輯電路框圖時序邏輯電路具有以下特點：（1）時序邏輯電路通常包含組合電路和存儲電路兩個組成部分，而存儲電路要記憶給定時刻前的輸入輸出信號，是必不可少的。（2）時序邏輯電路中存在反饋，存儲電路的輸出狀態(tài)必須反饋到組合電路的輸入端，與輸入信號一起，共同決定組

2、合邏輯電路的輸出。2.時序邏輯電路的分類（1）按時鐘輸入方式時序電路按照時鐘輸入方式分為同步時序電路和異步時序電路兩大類。同步時序電路中，各觸發(fā)器受同一時鐘控制，其狀態(tài)轉(zhuǎn)換與所加的時鐘脈沖信號都是同步的；異步時序電路中，各觸發(fā)器的時鐘不同，電路狀態(tài)的轉(zhuǎn)換有先有后。同步時序電路較復(fù)雜，其速度高于異步時序電路。 （2）按輸出信號的特點根據(jù)輸出信號的特點可將時序電路分為米里（Mealy）型和摩爾（Moore）型兩類。米里型電路的外部輸出Z既與觸發(fā)器的狀態(tài)Qn有關(guān)，又與外部輸入X有關(guān)。而摩爾型電路的外部輸出Z僅與觸發(fā)器的狀態(tài)Qn有關(guān)，而與外部輸入X無關(guān)。（3）按邏輯功能時序邏輯電路按邏輯功能可劃分為寄

3、存器、鎖存器、移位寄存器、計數(shù)器和節(jié)拍發(fā)生器等。3.時序邏輯電路的邏輯功能描述方法描述一個時序電路的邏輯功能可以采用邏輯方程組（驅(qū)動方程、輸出方程、狀態(tài)方程）、狀態(tài)表、狀態(tài)圖、時序圖等方法。這些方法可以相互轉(zhuǎn)換，而且都是分析和設(shè)計時序電路的基本工具。 5.2 時序邏輯電路的分析方法和設(shè)計方法1.時序邏輯電路的分析步驟（1）首先確定是同步還是異步。若是異步，須寫出各觸發(fā)器的時鐘方程。（2）寫驅(qū)動方程。（3）寫狀態(tài)方程（或次態(tài)方程）。（4）寫輸出方程。若電路由外部輸出，要寫出這些輸出的邏輯表達(dá)式，即輸出方程。（5）列狀態(tài)表（6）畫狀態(tài)圖和時序圖。（7）檢查電路能否自啟動并說明其邏輯功能。 5.2.

4、1 同步時序邏輯電路的設(shè)計方法1.同步時序邏輯電路的設(shè)計步驟設(shè)計同步時序電路的一般過程如圖5.10所示。 圖5.10 同步時序電路的設(shè)計過程5.3 寄 存 器 和 鎖 存 器能夠暫存數(shù)碼（或指令代碼）的數(shù)字部件稱為寄存器。寄存器根據(jù)功能可分為數(shù)碼寄存器和移位寄存器兩大類。5.3.1 數(shù)碼寄存器寄存器要存放數(shù)碼，必須要存得進(jìn)、記得住、取得出。因此寄存器中除觸發(fā)器外，通常還有一些控制作用的門電路相配合。圖5.17為由D觸發(fā)器組成的4位數(shù)碼寄存器。在存數(shù)指令（CP脈沖上升沿）的作用下，可將預(yù)先加在各D觸發(fā)器輸入端的數(shù)碼，存入相應(yīng)的觸發(fā)器中，并可從各觸發(fā)器的Q端同時輸出，所以稱其為并行輸入、并行輸出的

5、寄存器。 圖5.17 4位數(shù)碼寄存器數(shù)碼寄存器的特點是：（1）在存入新數(shù)碼時能將寄存器中的原始數(shù)碼自動清除，即只需要輸入一個接收脈沖，就可將數(shù)碼存入寄存器中單拍接收方式的寄存器。（2）在接收數(shù)碼時，各位數(shù)碼同時輸入，而各位輸出的數(shù)碼也同時取出，即并行輸入、并行輸出的寄存器。（3）在寄存數(shù)據(jù)之前，應(yīng)在RD端輸入負(fù)脈沖清零，使各觸發(fā)器均清零。5.3.2 移位寄存器1.單向移位寄存器由D觸發(fā)器構(gòu)成的4位右移寄存器如圖5.18所示。CR為異步清零端。左邊觸發(fā)器的輸出接至相鄰右邊觸發(fā)器的輸入端D，輸入數(shù)據(jù)由最左邊觸發(fā)器FF0的輸入端D0接入。 圖5.18 D觸發(fā)器組成的4位右移寄存器除用D觸發(fā)器外，也可

6、用JK、RS觸發(fā)器構(gòu)成寄存器，只需將JK或RS觸發(fā)器轉(zhuǎn)換為D觸發(fā)器功能即可。但T觸發(fā)器不能用來構(gòu)成移位寄存器。圖5.20 D觸發(fā)器組成的4位雙向左移寄存器2.雙向移位寄存器雙向移位寄存器電路結(jié)構(gòu)如圖5.20 所示，將右移寄存器和左移寄存器組合起來，并引入控制端S 便構(gòu)成既可左移又可右移的雙向移位寄存器。 5.3.3 鎖存器1.鎖存器原理鎖存器又稱自鎖電路，是用來暫存數(shù)碼的邏輯部件，如圖5.21 所示是一位鎖存器邏輯電路圖，它與觸發(fā)器的區(qū)別是：當(dāng)使能信號到來時，輸出隨輸入數(shù)碼變化（相當(dāng)于輸出直接接到輸入端）；當(dāng)使能信號結(jié)束時，輸出保持使能信號跳變時的狀態(tài)不變。 圖5.21 一位鎖存器邏輯電路圖

7、2.鎖存器集成電路介紹75 是4 位鎖存器，它包括TTL 系列中的54/7475 ，54/74LS75 和CMOS 系列中的54/74HC75、54/74HCT75 等。其外引腳排列圖如圖5.22 所示。 圖5.22 4位鎖存器75外引腳排列圖 5.3.4 寄存器集成電路介紹1.集成移位寄存器74194集成移位寄存器74194如圖5.23所示。 圖5.23集成移位寄存器741942.集成移位寄存器的應(yīng)用移位寄存器除了具有寄存數(shù)碼和將數(shù)碼移位的功能外，還可以構(gòu)成各種計數(shù)器和分頻器。圖5.24所示為4位右移寄存器構(gòu)成的環(huán)形計數(shù)器。 圖5.24 環(huán)形計數(shù)器圖5.25 環(huán)形計數(shù)器時序圖 圖5

8、.26 用74194構(gòu)成的環(huán)形計數(shù)器圖5.27 用74194構(gòu)成的扭環(huán)形計數(shù)器5.4 計 數(shù) 器能累計輸入脈沖個數(shù)的時序部件叫計數(shù)器。計數(shù)器不僅能用于計數(shù)，還可用于定時、分頻和程序控制等。計數(shù)器按計數(shù)進(jìn)制可分為二進(jìn)制計數(shù)器和非二進(jìn)制計數(shù)器；按數(shù)字的增減趨勢可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器；按計數(shù)器中各觸發(fā)器翻轉(zhuǎn)是否與計數(shù)脈沖同步可分為同步計數(shù)器和異步計數(shù)器。5.4.1 二進(jìn)制計數(shù)器1.異步二進(jìn)制計數(shù)器以3 位二進(jìn)制加法計數(shù)器為例，邏輯圖如圖5.28 所示。 圖5.28 JK觸發(fā)器構(gòu)成的3位異步二進(jìn)制加法計數(shù)器圖5.29 二進(jìn)制加計數(shù)器的時序圖 圖5.30 狀態(tài)圖 圖5.31 二進(jìn)制減法

9、計數(shù)器狀態(tài)圖 圖5.32 上升沿觸發(fā)的二進(jìn)制減法計數(shù)器時序圖 2.同步二進(jìn)制計數(shù)器(1)同步二進(jìn)制加法計數(shù)器由4個JK觸發(fā)器組成的4位同步二進(jìn)制加法計數(shù)器的邏輯圖如圖5.33所示，圖中各觸發(fā)器的時鐘脈沖同時接計數(shù)脈沖CP，因而這是一個同步時序電路。圖5.33 4位同步二進(jìn)制加法計數(shù)器的邏輯圖由邏輯圖知，各觸發(fā)器的驅(qū)動方程分別為J0=K0=1J1=K1=Q0J2=K2=Q0Q1J3=K3=Q0Q1Q2圖5.34 4位同步二進(jìn)制加法計數(shù)器的時序圖（2）同步二進(jìn)制可逆計數(shù)器 圖5.35 二進(jìn)制可逆計數(shù)器的邏輯圖當(dāng)加/減控制信號X=1時，F(xiàn)F1FF3中的各J、K端分別與低位各觸發(fā)器的Q端相連，作加法計

10、數(shù)；當(dāng)加/減控制信號X=0時，F(xiàn)F1FF3中的各J、K端分別與低位各觸發(fā)器的Q端相連，作減法計數(shù)，實現(xiàn)了可逆計數(shù)器的功能。 5.4.2 十進(jìn)制計數(shù)器1. 8421BCD碼同步十進(jìn)制加法計數(shù)器圖5.36 所示為由4 個下降沿觸發(fā)的JK 觸發(fā)器組成的8421BCD 碼同步十進(jìn)制加法計數(shù)器的邏輯圖。它是在同步二進(jìn)制加法計數(shù)器的基礎(chǔ)上修改而成的。 圖5.36 8421BCD碼同步十進(jìn)制加法計數(shù)器的邏輯圖（1）寫出驅(qū)動方程（2）寫出JK觸發(fā)器的特性方程（3）作狀態(tài)轉(zhuǎn)換表（4）作狀態(tài)圖及時序圖（5）檢查電路能否自啟動圖5.37 8421BCD同步十進(jìn)制加法計數(shù)器的狀態(tài)圖 圖5.38 同步十進(jìn)制加法計數(shù)器時

11、序圖 2. 8421BCD碼異步十進(jìn)制加法計數(shù)器異步十進(jìn)制計數(shù)器的邏輯電路圖如圖5.40所示，從圖中可見，各觸發(fā)器的時鐘脈沖端不受同一脈沖控制，各個觸發(fā)器的翻轉(zhuǎn)除受J、K端控制外，還要看是否具備翻轉(zhuǎn)的時鐘條件，因此分析起來較復(fù)雜。5.4.3 集成計數(shù)器介紹集成計數(shù)器種類很多，有同步的，也有異步的。集成計數(shù)器功能比較完善，一般設(shè)有更多的附加功能，適用性強(qiáng)，使用也更方便。1.異步集成計數(shù)器74290二- 五- 十進(jìn)制異步加法計數(shù)器74290 的電路結(jié)構(gòu)如圖5.41 所示。 圖5.40 8421BCD碼異步十進(jìn)制加法計數(shù)器的邏輯圖邏輯功能示意圖和引腳圖如圖5.42所示。  圖5.的邏輯功能

12、示意圖和引腳圖2. 74290的應(yīng)用74290通過輸入輸出端子的不同連接，可組成不同進(jìn)制的計數(shù)器。圖5.43圖5.45分別是用74290組成的二進(jìn)制、五進(jìn)制和十進(jìn)制計數(shù)器（箭頭示出信號的輸入輸出端）。圖5.43 二進(jìn)制計數(shù)器圖5.44 五進(jìn)制計數(shù)器圖5.45 8421BCD十進(jìn)制計數(shù)器 利用反饋復(fù)位使計數(shù)器清零從而跳過無效狀態(tài)構(gòu)成所需進(jìn)制計數(shù)器的方法，稱為反饋復(fù)位法或反饋清零法。當(dāng)計數(shù)長度較長時，可將集成計數(shù)器級聯(lián)起來使用。 3.同步集成計數(shù)器74161集成芯片74161 是同步的可預(yù)置4 位二進(jìn)制加法計數(shù)器。圖5.48 分別是它的邏輯電路圖和引腳圖。 圖5.48 74161的邏輯功能示意圖和

13、引腳圖4. 74161的應(yīng)用74161 是集成同步4 位二進(jìn)制計數(shù)器，也就是模16 計數(shù)器，用它可構(gòu)成任意進(jìn)制計數(shù)器。實現(xiàn)的方法有反饋復(fù)位法和反饋預(yù)置法。 5.5 節(jié) 拍 脈 沖 發(fā) 生 器節(jié)拍脈沖發(fā)生器就是用來產(chǎn)生在時間上有的先后順序脈沖的一種時序電路，有時也稱順序脈沖發(fā)生器。常見的順序脈沖發(fā)生器有計數(shù)型和寄存器型兩種。1.計數(shù)型順序脈沖發(fā)生器圖5.54所示電路是計數(shù)型順序脈沖發(fā)生器。它由計數(shù)器和譯碼器兩部分組成。三個觸發(fā)器FF2、FF1、FF0組成異步3位二進(jìn)制加法計數(shù)器，8個與門組成38線譯碼器。前者是時序電路，后者是組合電路。 圖5.54節(jié)拍脈沖發(fā)生器邏輯圖只要在計數(shù)器的輸入端CP加入固定頻率的脈沖，便可在P0P7端依次得到輸出脈沖信號，其波形如