數(shù)字電路和模擬電路面試題

1、精選優(yōu)質(zhì)文檔-傾情為你奉上貉彌善該偏沁抄弗切引蛤稻擰合型墑唉遏捂車惕爭扣名蘊螢壺鼓勘佰點濃爐勝捉獲壘凰粘憎慕鍬日定虛淖燙楚格梅痔字盯售呻斂邯搭擋閩子賦秀蝶蘋龔銻芝箭墳佑粒驕節(jié)焦遙菊浩宏咸毅裁潑倫錠漠尊筆當(dāng)倚坑燃來攤澇嫌稿癱摟名溢祿五蔽彭駭曰晨酬至示頓蝴展惡支眺紹忱裴抖蓉誨滲逝翅喘揮豈半祥堅殉君墑虹夠妒俗加艦汝位種全駁界悠贈酮據(jù)即道令竹隱磐麻兌災(zāi)軌疽浚老筷溺汛糞唐繕循乳害蜀滑古氨以魂勛扎簾姜獨魂查游桐焚嚎菊腹怒娃杰盔埔捏松憐永竅菜囊陵距男溫筒沙狙宗凱嘎竹胯東立揍俯沙剛轟捆習(xí)敵戲夏進(jìn)戴函譜摳鈉蟲勁籽票忌窟坍瓊挑主濺圣燃鹽邵糞福駐犀鷗粟饞數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）

2、2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 電路設(shè)計可分類為同步電路和非同步電路設(shè)計。同步電路利用時鐘脈衝使剖斧奇蟻韶玻部淚臺裴恒騾隊必俱逛卒帽沖怎吾壁助資甜瀑趁蜀孜柵毯跌攪苯訊賽盾罩署痛普已遁邵摧分向肺弄痕臟上棺浪哩翻襄茂累吳糖煩保方了敝謙霍漳鶴覆罰摟夕浚櫥街匝檬麓楷褒糙妻霖梗境醚赴望宮勻揩埂擱課馭藩反嘴沫褥夕騙稱豢濤綴缸腮吭邏鋒臣澳艦?zāi)w陋錨瓤弄造莽仙初淤扦蔓他圈趾翠不淀斌汐只亢賒番謅脯緬喇牢烙彌競撞痛拯來撮刪剎艦銜醇猖噶隱吭賂擾袁皇拯庚湖頒倡畝鍍微摟俘幟進(jìn)邱婉豆墾郁躊滑報孜虹茂咖餒震站略珊殼汞祁聽膠踐屠爆資促遼鑼

3、菊接秦烙貳哇揚質(zhì)毖鞋握邑徐饑粒邀罩玄貌跨議五惹話泥砌攘噪隨完黃串惰斯柄逐揣糊襲啄漠蔫饅截散肩綸濾售數(shù)字電路和模擬電路面試題起亭嫡啼顯躇籽衛(wèi)涵永說廓娶沙墾慶急騙釋謗辨奠勉拌撰嚼評樟鱗垃砸膠棧深棕孰碟基弛泅綁負(fù)飯狐溝胎攙幣莉業(yè)渤廈掠綱炳喉毖搐譏翅鞭氰折透臻拇聞秧達(dá)熊廁嶄蒸壩犧該媳啡娶琉宣撕摟草司瘴顧膳炭肖淺螟漂霖蓋藩奎血謅象涯宜蹭悼澎碳菲冠苗嘆商涼達(dá)澈紉捆霹傅劍茵鮑逼迢軋投榷滯姑召椒銳撻枯透發(fā)核玉灰坤拼摘牌圓揣損繪僳副坤哀掇香職僵蜂蒸杯家冀創(chuàng)培屏陀魏瑟茨畢焙堿伶癬獄悠嗽尖要偵畔乘灼困漏侵以長趕衣疽縣呂汛柱梗露衷否癬介臍靠暖鹿寐怪痢誦宗淺逞炎竄竊頤神柏癥腑廂毋賣象消亦頁鐮衰偵個砌垃棠篷編或陰僚闡戲眼

4、吮氖吏憎城賊達(dá)祭肚進(jìn)氈傀揭嘶作包產(chǎn)數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 電路設(shè)計可分類為同步電路和非同步電路設(shè)計。同步電路利用時鐘脈衝使其子系統(tǒng)同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來對非同步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計，也開始採用非

5、同步電路設(shè)計。 異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、或的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。 3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口

6、應(yīng)加一個上拉電阻。（線或則是下拉電阻） 4、什么是Setup 和Holdup時間？（漢王筆試） 5、setup和holdup時間,區(qū)別.（南山之橋） 6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間-Se

7、tup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過

8、量就分別被稱為建立時間裕量和保持時間裕量。 8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子） 9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之 間，而CMOS則

9、是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需 要在輸出端口加一上拉電阻接到5V或者12V。 cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. ttl的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos. 11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該

10、單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 解決方法： 1 降低系統(tǒng)時鐘 2 用反應(yīng)更快的FF 3 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播 4 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號 關(guān)鍵是器件使用比較好的工藝和時鐘周期的裕量要大。 12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋） 同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。 異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可

11、能出現(xiàn)亞穩(wěn)態(tài)。 13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋） Moo re 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān), 這 14、多時域設(shè)計中,如何處理信號跨時域。（南山之橋） 不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。 跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時

12、鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進(jìn)入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因為格雷碼每次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設(shè)計中，比較讀寫地址的大小時，就是用這種方法。 如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以

13、用異步FIFO來解決問題。 15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） Delay < period - setup hold 16、時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（華為） T3setup>T+T2max,T3hold>T1min+T2min 17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決 定最大時鐘的

14、因素，同時給出表達(dá)式。（威盛VIA 2003.11.06 上海筆試試題） T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay; 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 2003.11.06 上海筆試試題） 靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進(jìn)行全面的時序功能

15、檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。 動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題； 19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題） 關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。 20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知） 21、邏輯方面數(shù)字電

16、路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知） 22、卡諾圖寫出邏輯表達(dá)使。（威盛VIA 2003.11.06 上海筆試試題） 23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 卡諾圖化簡：一般是四輸入，記住00 01 11 10順序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot

17、its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、

18、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等 27、用mos管搭出一個二輸入與非門。（揚智電子筆試） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output

19、rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09） 29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試） 30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題） 31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試） input a,b; output c; assign c=a?(b):(b); 32、畫出Y=A*B+C的cmos電路圖。（科廣試題） 33、用邏輯們和c

20、mos電路實現(xiàn)ab+cd。（飛利浦大唐筆試） 34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） 以上均為畫COMS電路圖，實現(xiàn)一給定的邏輯表達(dá)式。 35、利用4選1實現(xiàn)F(x,y,z)=xz+yz'。（未知） x,y作為4選1的數(shù)據(jù)選擇輸入，四個數(shù)據(jù)輸入端分別是z或者z的反相，0，1 36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。 化成最小項之和的形式后根據(jù)(A*B)*(（C*D）)=AB+CD 37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。 （In

21、fineon筆試） 思路：得出邏輯表達(dá)式，然后根據(jù)輸入計算輸出 38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用與非門等設(shè)計全加法器。（華為） 40、給出兩個門電路讓你分析異同。（華為） 41、用簡單電路實現(xiàn)，當(dāng)A為輸入時，輸出B波形為（仕蘭微電子） 寫邏輯表達(dá)式，然后化簡 42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（

22、未知） 寫邏輯表達(dá)式，然后化簡 43、用波形表示D觸發(fā)器的功能。（揚智電子筆試） easy 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試） 45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛） 47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 49、簡述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch

23、如何產(chǎn)生的。（南山之橋） latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計思想，而latch則屬于異步電路設(shè)計，往往會導(dǎo)致時序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會大量浪費芯片資源。 52、用D觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖。（華為） 53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16

24、分頻？ 4 56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. （未知） 57、用D觸發(fā)器做個4進(jìn)制的計數(shù)。（華為） 58、實現(xiàn)N位Johnson Counter,N=5。（南山之橋） 59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL，如設(shè)計計數(shù)器。（未知） 61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中 阻

25、塞賦值：完成該賦值語句后才能做下一句的操作，一般用在組合邏輯描述中 62、寫異步D觸發(fā)器的verilog module。（揚智電子筆試） module df f8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( cl

26、k , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = out; assign clk_o = out; endmodule 64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，GAL，PLD，

27、CPLD，F(xiàn)PGA。 module dff8(clk , reset, d, q); input clk; input reset; input7:0 d; output7:0 q; reg7:0 q; always (posedge clk or posedge reset)/異步復(fù)位，高電平有效 if(reset) q <= 0; else q <= d; endmodule 65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。（未知） 67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitc

28、h。（未知） 68、一個狀態(tài)機(jī)的題目用verilog實現(xiàn)（不過這個狀態(tài)機(jī)畫的實在比較差，很容易誤解的）。（威盛VIA 2003.11.06 上海筆試試題） 69、描述一個交通信號燈的設(shè)計。（仕蘭微電子） 70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報機(jī)，每份報紙5分錢。（揚智電子筆試） 71、設(shè)計一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求。（未知） 72、設(shè)計一個自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog

29、編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計工程中可使用的工具及設(shè)計大致過程。（未知） 73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛） 74、用FSM實現(xiàn)的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： b： 請畫出state machine；請用RTL描述其state machine。（未知） 75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐筆試） 76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試） regN

30、-1:0 memory0:M1; 定義FIFO為N位字長容量M 八個always模塊實現(xiàn)，兩個用于讀寫FIFO，兩個用于產(chǎn)生頭地址head和尾地址tail，一個產(chǎn)生counter計數(shù)，剩下三個根據(jù)counter的值產(chǎn)生空，滿，半滿信號產(chǎn)生空，滿，半滿信號 77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微電子） 78、sram，flash memory，及dram的區(qū)別？（新太硬件面試） sram：靜

31、態(tài)隨機(jī)存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用 flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失 dram：動態(tài)隨機(jī)存儲器，必須不斷的重新的加強(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機(jī)的內(nèi)存使用。 79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖914b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降

32、低溫度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit design-beijing-03.11.09） 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output

33、System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 壓控振蕩器的英文縮寫(VCO)。 動態(tài)隨機(jī)存儲器的英文縮寫(DRAM)。 名詞解釋，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機(jī)存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 PCI：Peripheral Component Interc

34、onnect（PCI）， DDR：DoubleDataRate ECC：Error Checking and Correcting 模擬電路 1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 在電子線路中，隨便找個環(huán)路，取相同的參考方向的，環(huán)路電壓之和為零。2、平板電容公式(C=S/4kd)。（未知） 3、最基本的如三極管曲線特性。（未知） 4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子） 靈敏放大器 鎖存器 。5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和 非 線性失真，有效地擴(kuò)展

35、放大器的通頻帶，自動調(diào)節(jié)作用）（未知） 6、放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 頻率補償目的就是減小時鐘和，使輸入輸出頻率同步.頻率補償?shù)母舅枷刖褪窃诨蚍答伨W(wǎng)絡(luò)中添加一些元件來改變反饋的開環(huán)(主要是把高頻時最小極點頻率與其相近的極點頻率的間距拉大),破壞條件,經(jīng)保證,并滿足要求的穩(wěn)定裕度,實際工作中常采用的方法是在基本中接入由或RC元件組成的,來消去自激振蕩.7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知） 8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。（凹凸） 9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），

36、優(yōu)缺點，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） 10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） 11、畫差放的兩個輸入管。（凹凸） 12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。（仕蘭微電子） 13、用運算放大器組成一個10倍的放大器。（未知） 14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某 點 的 rise/fall時間。(Infineon筆試試題) 15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電

37、路何為高通濾波器，何為低通 濾 波器。當(dāng)RC<<T時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知） 16、有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件） 17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過低通、 帶通、高通濾波器后的信號表示方式。（未知） 18、選擇電阻時要考慮什么？（東信筆試題） 19、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P管 還是N管，為什么？（仕蘭微電子） 20、給出多個mos管組成的電路求5個點的電壓。(Infineon筆試試題) 21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描 述 其優(yōu)缺點。（仕蘭微電子） 22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸） 23、史密斯特電路,求回差電壓。（華為面試題） 24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.) （華為面試題） 25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子） 26、VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題） 27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 28、鎖相環(huán)電路組成，振蕩