基于FPGA的MPSK調(diào)制解調(diào)器設(shè)計(jì)

1、硬件描述語言及EDA設(shè)計(jì)項(xiàng)目名稱：基于FPGA的調(diào)制器的設(shè)計(jì)專 業(yè)： 電子與通信工程設(shè) 計(jì) 人： 田 文 正學(xué) 號： 2013704045指導(dǎo)教師： 全海燕得 分：基于FPGA的調(diào)制器的設(shè)計(jì)1.緒論作為數(shù)字通信技術(shù)中重要組成部分的調(diào)制解調(diào)技術(shù)一直是通信領(lǐng)域的熱點(diǎn)課題。隨著當(dāng)代通信的飛速發(fā)展，通信體制的變化也日新月異，新的數(shù)字調(diào)制方式不斷涌現(xiàn)并且得到實(shí)際應(yīng)用。目前的模擬調(diào)制方式有很多種，主要有AM、FM、SSB、DSB、CW等，而數(shù)字調(diào)制方式的種類更加繁多，如ASK、FSK、MSK、GMSK、PSK、DPSK、 QPSK、QAM等。在眾多調(diào)制方式中，MPSK信號由于抗干擾能力強(qiáng)而得到了廣泛的應(yīng)用

2、，具有較高的頻譜利用率和較好的誤碼性能，并且實(shí)現(xiàn)復(fù)雜度小，解調(diào)理論成熟，廣泛應(yīng)用于數(shù)字微波、衛(wèi)星數(shù)字通信系統(tǒng)、有線電視的上行傳輸、寬帶接入與移動通信等領(lǐng)域中，并已成為新一代無線接入網(wǎng)物理層和B3G通信中使用的基本調(diào)制方式。現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是20世紀(jì)90年代發(fā)展起來的大規(guī)?？删幊踢壿嬈骷S著電子設(shè)計(jì)自動化(ElectronDesign Automation EDA)技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測控方面都有著非常廣闊的應(yīng)用前景。FPGA具有高集成度、高可靠性等特點(diǎn)

3、，在電子產(chǎn)品設(shè)計(jì)中也將得到廣泛的應(yīng)用。FPGA器件的另一特點(diǎn)是可用硬件描述語言VHDL對其進(jìn)行靈活編程，可利用FPGA廠商提供的軟件仿真硬件的功能，使硬件設(shè)計(jì)如同軟件設(shè)計(jì)一樣靈活方便，縮短了系統(tǒng)研發(fā)周期?；谏鲜鰞?yōu)點(diǎn)，用FPGA實(shí)現(xiàn)調(diào)制解調(diào)電路，不僅降低了產(chǎn)品成本，減小了設(shè)備體積，滿足了系統(tǒng)的需要，而且比專用芯片具有更大的靈活性和可控性。在資源允許下，還可以實(shí)現(xiàn)多路調(diào)制。MPSK是目前應(yīng)用非常廣泛的調(diào)制解調(diào)技術(shù)，目前MPSK調(diào)制的實(shí)現(xiàn)主要是利用數(shù)字電路和專用芯片來完成，通常利用可編程數(shù)字電路對基帶信號進(jìn)行碼元變換，成形濾波等處理后得到同相分量和正交分量，然后將兩路信號分量經(jīng)過數(shù)模轉(zhuǎn)換獲得模擬信

4、號送入一個(gè)正交相乘器與中頻載波調(diào)制得到中頻MPSK調(diào)制信號。該方法適合高碼率數(shù)字信號的傳輸，但系統(tǒng)的開放性和靈活性較差。2.MPSK的調(diào)制原理2.1二進(jìn)制相移鍵控（BPSK）對于二進(jìn)制相移鍵控BPSK（Binary Phase Shift Keying）來說，就是二進(jìn)制的數(shù)字信號0和1分別用載波的0和來表示。其表達(dá)式由公式(2.1)給出: （2.1）式中，An為二進(jìn)制數(shù)字， （2.2）數(shù)字調(diào)相波可以用矢量圖表示其相位變化的規(guī)則，根據(jù)CCITT規(guī)定，存在A、B兩種表示相位變化的矢量圖，如下圖2.5所示。圖2.1 矢量圖2.2 QPSK調(diào)制原理QPSK信號可以表示為 (2.5)式中，是載波的角頻率

5、，是第k個(gè)碼元的載波相位取值，Ts是一個(gè)發(fā)送碼元的持續(xù)時(shí)間，它將取可能的四種相位之一，g(t)是發(fā)送碼元的波形函數(shù)。是可以取區(qū)間（0，2）任何離散值的隨機(jī)變量，可取的個(gè)數(shù)由調(diào)制方式的進(jìn)制來決定。在QPSK調(diào)制系統(tǒng)中，發(fā)送端可取的相位值為四個(gè)。將上式展開，得到： （2.6）令，則兩者的取值為隨機(jī)的離散值，和選定的相位有關(guān)，在星座圖的映射中對應(yīng)同相和正交分量，反映其在映射圖中的矢量位置。 對于四種相位的選擇，存在/2體系和/4體系。/2體系對應(yīng)n=0，/2，3/2四個(gè)離散值。/4體系對應(yīng)n=/4，3/4，5/4，7/4四個(gè)離散值。 從式(2.6)可以看出，四相調(diào)制的波形，可以看成是對兩個(gè)正交載波進(jìn)

6、行二進(jìn)制幅度調(diào)制的信號之和。從Xn和Yn的取值，容易發(fā)現(xiàn)兩者具有一定的矢量約束關(guān)系，保證兩者合成的矢量點(diǎn)在落在同一圓周上。這個(gè)關(guān)系意味著，系統(tǒng)的非線形失真對QPSK系統(tǒng)的可靠性影響很小。由于四相絕對移相調(diào)制可以看作兩個(gè)正交的二相絕對移相調(diào)制的合成，QPSK調(diào)制器可以看成由兩個(gè)BPSK調(diào)制器構(gòu)成。輸入的串行二進(jìn)制序列經(jīng)過串并轉(zhuǎn)換后，分成兩路速率減半的序列，然后經(jīng)過極性轉(zhuǎn)換后變成兩路雙極性二電平信號I (t)和Q (t)，然后跟cos2f t和sin 2f t相乘進(jìn)行調(diào)制，正交調(diào)制方式體現(xiàn)在I通道使用同相載波進(jìn)行2PSK調(diào)制，Q通道使用正交載波進(jìn)行2PSK調(diào)制。相加后即得到QPSK信號。如圖2.9

7、所示:圖2.2 QPSK調(diào)制系統(tǒng)QPSK信號的產(chǎn)生方法采用相位選擇法（I通道與Q通道相位正交），如圖2.10所示。由于通道與通道為正交調(diào)制方式，故其選擇載波方式不同。由圖2.10可知，二相載波發(fā)生器分別送出調(diào)相所需的兩種不同相位的載波，即數(shù)字載波信號。圖2.3 相位選擇法原理根據(jù)QPSK調(diào)制原理，設(shè)計(jì)模型如圖3.11所示。電路主要由分頻器和二選-開關(guān)等組成，分頻器對外部時(shí)鐘信號進(jìn)行分頻和計(jì)數(shù)，并輸出2路頻率相同而相位不同的相干數(shù)字載波信號；2選一開關(guān)是在基帶信號的控制下，對2路載波信號進(jìn)行選通，輸出數(shù)字QPSK信號。（以I路調(diào)制為例）圖2.4 I路調(diào)制3.MPSK設(shè)計(jì)3.1總體設(shè)計(jì)方案 硬件方

8、框圖如下圖所示：圖3.1 總體設(shè)計(jì)方框圖 由上圖可以看出，基帶信號（為12路并行信號）通過并串轉(zhuǎn)換器得到串行信號，利用使能開關(guān)控制選擇進(jìn)行QPSK或是BPSK。經(jīng)過調(diào)制解調(diào)后，通過示波器顯示。 當(dāng)進(jìn)行QPSK調(diào)制解調(diào)時(shí)，將串行碼字變?yōu)閮陕凡⑿行盘枺謩e進(jìn)入通道和通道，I通道使用同相載波進(jìn)行BPSK調(diào)制，Q通道使用正交載波進(jìn)行BPSK調(diào)制。分別解調(diào)后，再經(jīng)并串轉(zhuǎn)換恢復(fù)原碼。 當(dāng)進(jìn)行BPSK調(diào)制解調(diào)時(shí)，將串行碼（絕對碼）變?yōu)橄鄬Υa后在進(jìn)行PSK調(diào)制解調(diào)，最后經(jīng)相對碼轉(zhuǎn)換成絕對碼（基帶信號）。3.2 調(diào)制硬件設(shè)計(jì)圖3.2 BPSK、QPSK的I路調(diào)制方框圖BPSK調(diào)制方框圖如圖3.2所示。BPSK調(diào)

9、制器模型主要由分頻器、計(jì)數(shù)器和二選一開關(guān)等組成。由于系統(tǒng)時(shí)鐘為50MHz，輸出波形很難在模擬示波器上顯示，故采用分頻的方式經(jīng)系統(tǒng)時(shí)鐘的頻率降低?；鶐盘柺紫扔山^對碼經(jīng)過異或門與寄存器完成絕對碼向相對碼轉(zhuǎn)換（圖中未畫出）。計(jì)數(shù)器對時(shí)鐘信號計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號；二選一開關(guān)的功能是：在基帶信號的控制下，對兩路載波信號進(jìn)行選通，輸出的信號即為數(shù)字調(diào)制信號。QPSK的I通道調(diào)制方框圖如圖3.2所示，為了形成正交調(diào)制方式，Q路調(diào)制的二選一開關(guān)對兩路載波信號的選通與上圖相反，從而達(dá)到正交的目的。3.3 輸入輸出設(shè)備本方案采用FPGA中的18個(gè)開關(guān)作為輸入設(shè)備，其中SW0SW3作為使能開關(guān)，

10、SW17SW6作為12路并行碼的輸入設(shè)備。利用DE2開發(fā)板提供的2個(gè)40針的擴(kuò)展頭作為輸出，并以模擬示波器進(jìn)行觀察調(diào)制信號。如下圖3.4所示：圖3.3 DE2開發(fā)板及輸入輸出設(shè)備 4.系統(tǒng)設(shè)計(jì)4.1 MPSK系統(tǒng)模塊設(shè)計(jì)MPSK系統(tǒng)的模塊主要包括5000分頻模塊、并行碼轉(zhuǎn)換為串行碼模塊、串行碼轉(zhuǎn)換為并行碼模塊、絕對碼轉(zhuǎn)換為相對碼模塊、BPSK調(diào)制模塊、I路調(diào)制模塊、路調(diào)制模塊等。整體設(shè)計(jì)模塊圖如圖4.1所示：圖4.1 MPSK系統(tǒng)的模塊設(shè)計(jì)4.2 并/串轉(zhuǎn)換 系統(tǒng)的并串轉(zhuǎn)換設(shè)計(jì)為12路并行信號轉(zhuǎn)換成一路串行信號，并通過DE2開發(fā)板的擴(kuò)展頭輸出并在模擬示波器上顯示。Clk為時(shí)鐘周期，當(dāng)start

11、0未高電平時(shí)進(jìn)行并串轉(zhuǎn)換。其仿真圖以及顯示在示波器上的串行碼如下圖4.2（a）以及4.2（b）所示：圖4.2(a) 并行碼轉(zhuǎn)換成串行碼仿真圖圖4.2(b) 并行碼轉(zhuǎn)換成串行碼在示波器上的顯示4.3 絕對碼/相對碼轉(zhuǎn)換 絕對碼轉(zhuǎn)換成相對碼的仿真圖以及在示波器上的顯示如下圖4.3(a)以及4.3(b)所示，當(dāng)start1為高電平時(shí)進(jìn)行BPSK調(diào)制解調(diào)，此時(shí)進(jìn)行絕對碼向相對碼的轉(zhuǎn)換。輸出信號是輸入信號x與中間寄存器xx的異或，同時(shí)輸出信號滯后于輸入信號一個(gè)周期。圖4.3(a) 絕對碼轉(zhuǎn)換成相對碼圖4.3(b) 絕對碼轉(zhuǎn)換成相對碼在示波器上的顯示4.4 BPSK調(diào)制BPSK調(diào)制仿真圖與在示波器上的顯示

12、如圖4.3(a)與4.3(b)所示，當(dāng)start1為高電平時(shí)開始BPSK調(diào)制解調(diào)?；鶐盘柦?jīng)過調(diào)制模塊中的載波調(diào)制成為調(diào)制信號。圖4.3(a) BPSK調(diào)制仿真圖圖4.3(b) BPSK調(diào)制在示波器上的顯示圖4.5 I路與Q路 當(dāng)start2為高電平時(shí)進(jìn)行QPSK調(diào)制解調(diào)。根據(jù)QPSK調(diào)制解調(diào)原理，將QPSK分為I路與路進(jìn)行正交調(diào)制，本設(shè)計(jì)利用一個(gè)兩位寄存器將調(diào)制信號分為兩路并行信號。如圖4.6(a)與4.6(b)所示：圖4.5(a) I通道碼元與Q通道碼元圖4.5(b) I通道碼元與Q通道碼元在示波器上的顯示4.6 Q路調(diào)制由于Q路調(diào)制與I路調(diào)制正交，所以其選擇載波方式與I路相反，并利用星座

13、圖驗(yàn)證期正確性。仿真圖與在示波器上的顯示圖如下圖所示;圖4.6.1 Q路調(diào)制仿真信號圖4.6.2 Q路調(diào)制在示波器上的顯示圖圖4.7.3 QPSK星座圖參考資料1Theodore S.Rappaport.Wireless Communications Principles and Practice.Publishing Houseof Electronics Industry.1999.2 潘莉,郭東輝,紀(jì)安妮等.數(shù)字調(diào)制解調(diào)技術(shù)及其應(yīng)用的研究進(jìn)展.電訊技術(shù),2001,(5):2630. 3D.Divsalar,M.K.Simon.Multiple-Symbol Differential De

14、tection of MPSK.IEEE Transactions on Communications.1990,38(3):300308.4D.Makrakis,K.Feher.Optimal Noncoherent Detection of PSK Signals.Elect.Lett.1990,26(6):146155.5 賴昭勝,管立新,曾祥華.QPSK高性能數(shù)字調(diào)制器的FPGA實(shí)現(xiàn).PLD CPLD FPGA應(yīng)用.2006,22(12):139148.6 姚培,楊曉峰,項(xiàng)海濤.用FPGA實(shí)現(xiàn)QPSK可變速率調(diào)制解調(diào)器.中國新通信.2006,(10):3336.7 候伯亨,顧新.VHD

15、L硬件描述語言與數(shù)字邏輯電路設(shè)計(jì).西安電子科技大學(xué)出版社,1999:212. 8 甘秉承.BPSK/QPSK信號全數(shù)字化解調(diào)的研究與設(shè)計(jì)：碩士學(xué)位論文成都：電子科技大學(xué)，2004.9 樊昌信，曹麗娜.通信原理(第6版).國防工業(yè)出版社,2008.03：238-241.10 鄭大春，項(xiàng)海格.一種全數(shù)字QAM接收機(jī)符號定時(shí)和載波相位恢復(fù)方案.通信學(xué)報(bào)，1998(7).Vol.19，NO.7.11 曾志民現(xiàn)代調(diào)制解調(diào)器原理及其應(yīng)用.人民郵電出版社，1995.12 費(fèi)義偉.基于FPGA的QPSK調(diào)制解調(diào)器的設(shè)計(jì)工學(xué)碩士學(xué)位論文.哈爾濱工業(yè)大學(xué).2007.13 段吉海，胡媛媛基于VHDL的MSK調(diào)制解調(diào)

16、器的建模與設(shè)計(jì)J微計(jì)算機(jī)信息，2006，72：20520714 辛潔，趙建東，孫運(yùn)強(qiáng).基于FPGA的四相移鍵控調(diào)制解調(diào)器的建模與設(shè)計(jì)A. 國外電子測量技術(shù). 太原.中北大學(xué)信息與通信工程學(xué)院.2009.附錄1 電路圖MPSK總體設(shè)計(jì)電路圖：附錄2 源代碼5000分頻模塊：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity f5000 isport(x:in STD_LOGIC; -D:std_logic_vector(13 downto 0); fout:out std_logic);

17、END f5000;architecture one of f5000 is signal full:std_logic;beginp_reg:process(x)variable CNT8:std_logic_vector(13 downto 0); begin if xevent and x=1 then if CNT8=01001110001000 then CNT8 :=00000000000000; full=1; else CNT8:=CNT8+1; full=0; end if; end if; end process p_reg;p_div:process(full) vari

18、able cnt2:std_logic; begin if(fullevent and full=1) then cnt2:=not cnt2; if cnt2=1 then fout=1; else fout=0; end if; end if; end process p_div;end;12路并串轉(zhuǎn)換：library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity chuanxing is port(clk :in std_log

19、ic; -系統(tǒng)時(shí)鐘 start0 :in std_logic; -開始調(diào)制信號 x :in std_logic_vector(11 downto 0); -基帶信號 y :out std_logic); -調(diào)制信號end chuanxing;architecture behav of chuanxing issignal q:integer range 0 to 11; -計(jì)數(shù)器signal xx:std_logic_vector(1 downto 0); -中間寄存器signal yy:std_logic_vector(1 downto 0); -2位并行碼寄存器signal zz:std_

20、logic_vector(1 downto 0); -2位并行碼寄存?signal f:std_logic_vector(3 downto 0); -載波fbeginprocess(clk) -通過對clk分頻，得到4種相位；并完成基帶信號串并轉(zhuǎn)換beginif clkevent and clk=1 then if start0=0 then q=0; elsif q=0 then q=1;xx(0)=x(0);zz=01; elsif q=1 then q=2;xx(1)=x(1);zz=11; elsif q=2 then q=3;xx(0)=x(2);zz=01; elsif q=3 t

21、hen q=4;xx(1)=x(3);zz=11; elsif q=4 then q=5;xx(0)=x(4);zz=01; elsif q=5 then q=6;xx(1)=x(5);zz=11; elsif q=6 then q=7;xx(0)=x(6);zz=01; elsif q=7 then q=8;xx(1)=x(7);zz=11; elsif q=8 then q=9;xx(0)=x(8);zz=01; elsif q=9 then q=10;xx(1)=x(9);zz=11; elsif q=10 then q=11;xx(0)=x(10);zz=01; elsif q=11

22、then q=0;xx(1)=x(11);zz=11; end if;end if;end process;y=xx(0) when zz=01 else xx(1) when zz=11; -根據(jù)yy寄存器數(shù)據(jù)，輸出對應(yīng)的載波end behav;絕對碼轉(zhuǎn)換為相對碼：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity AR_DPSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_log

23、ic; -開始轉(zhuǎn)換信號 x :in std_logic; -絕對碼輸入信號 y :out std_logic); -相對碼輸出信號end AR_DPSK;architecture behav of AR_DPSK issignal q:integer range 0 to 3; -分頻器 signal xx:std_logic; -中間寄存器begin process(clk,x) -此進(jìn)程完成絕對碼到相對碼begin if clkevent and clk=1 then if start=0then q=0;xx=0; elsif q=0 then q=1;xx=xx xor x;y=xx

24、xor x; -輸入信號與前一個(gè)信號輸出信號進(jìn)行異或 elsif q=1 then q=2;xx=xx xor x;y=xx xor x; elsif q=2 then q=3;xx=xx xor x;y=xx xor x; elsif q=3 then q=0;xx=xx xor x;y=xx xor x; else q=q+1; end if;end if;end process; end behav;BPSK調(diào)制：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic

25、_unsigned.all;entity PLCPSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開始調(diào)制信號 x :in std_logic; -基帶信號 y :out std_logic); -已調(diào)制輸出信號end PLCPSK;architecture behav of PLCPSK issignal q:std_logic_vector(1 downto 0); -2位計(jì)數(shù)器signal f1,f2:std_logic; -載波信號beginprocess(clk) -此進(jìn)程主要產(chǎn)生兩重載波信號f1，f2beginif(

26、clkevent and clk=1) then if start=0 then q=00 ; elsif q=00 then f1=1;f2=0;q=q+1; elsif q=01 then f1=1;f2=0;q=q+1; elsif q=10 then f1=0;f2=1;q=q+1; elsif q=11 then f1=0;f2=1;q=00; end if;end if;end process; process(clk,x) -此進(jìn)程完成對基帶信號x的調(diào)制beginif clkevent and clk=1 then if q=00 then if x=1 then y=f1; -

27、基帶信號x為1時(shí)，輸出信號y為f1 else y=f2; -基帶信號x為0時(shí)，輸出信號y為f2 end if; elsif q=01 then if x=1 then y=f1; else y=f2; end if; elsif q=10 then if x=1 then y=f2; else y=f1; end if; elsif q=11 then if x=1 then y=f2; else y=f1; end if; end if;end if;end process;end behav;基帶信號分為I路與Q路信號：LIBRARY ieee;USE ieee.std_logic_116

28、4.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;entity modulation isport(clk :in std_logic;-系統(tǒng)時(shí)鐘 start :in std_logic;-開始調(diào)制信號 x :in std_logic;-基帶信號 yi :out std_logic; liong :out std_logic);end modulation;architecture behav of modulation issignal q:integer range 0 to 7;-計(jì)數(shù)器signal xx:std

29、_logic_vector(1 downto 0);-中間寄存器signal yy:std_logic_vector(1 downto 0);-2位并行碼寄存器signal f1,f2:std_logic;beginprocess(clk)-通過對clk分頻,得到4種相位;并完成基帶信號的串并轉(zhuǎn)換beginif clkevent and clk=1thenif start=0then q=0;elsif q=0 then q=1;f1=1;f2=0;xx(0)=x;yi=xx(0);elsif q=2 then q=3;f1=1;f2=0;xx(0)=x;yi=xx(0);elsif q=4 then q=5;f1=0;f2=1;xx(0)=x;yi=xx(0);elsif q=6 then q=7;f1=0;f2=1;xx(0)=x;yi=xx(0);elsif q=7 then q=0;xx(1)=x;yy=xx;liong=xx(1);else q=q+1;xx(1)=x;yy=xx;liong=xx(1);e