搶答器( Verilog HDL實現(xiàn))

1、 桂林電子科技大學信息科技學院EDA技術與應用實訓報告學 號 0952100110 姓 名 趙萬里指導教師：江國強 楊藝敏 2011年04月20日 實訓題目：智能電子搶答器 1.系統(tǒng)設計1.1 設計要求1.1.1 設計任務設計并制作一臺智能電子搶答器。1.1.2 技術要求 用EDA實訓儀的I/O設備和PLD芯片實現(xiàn)智能電子搶答器的設計。 智能電子搶答器可容納4組參賽者搶答，每組設一個搶答鈕。 電路具有第一搶答信號的鑒別和鎖存功能。在主持人將復位按鈕按下后開始搶答，并用EDA實訓儀上的八段數(shù)碼管顯示搶答者的序號，同時揚聲器發(fā)出“嘟嘟”的響聲，并維持3秒鐘，此時電路自鎖，不再接受其他選手的搶答信號

2、。 設計一個計分電路，每組在開始時設置為100分，搶答后由主持人計分，答對一次加10分，答錯一次減10分。 設計一個犯規(guī)電路，對提前搶答和超時搶答者鳴喇叭示警，并顯示犯規(guī)的組別序號。1.2 方案比較(1) 設計制作一個可容納四組參賽者的數(shù)字智力搶答器，每組設置一個搶答按鈕。 (2) 電路具有第一搶答信號的鑒別和鎖存功能。在主持人按下復位按鈕后，若參加者按搶答開關，則該組指示燈亮。此時，電路應具備自鎖功能，使別組的搶答開關不起作用。（3）自鎖后，用八段數(shù)碼管顯示搶答者的序號，同時指示燈亮。(4) 設置計分電路。 每組在開始時預置成100，搶答后由主持人計分，答對一次加10，否則減10分 。（5）

3、電路具有淘汰功能，當每組的100分減少到0時，該組被淘汰，以后每次搶答，該組搶答按鈕都無效。1.3 方案論證1.3.1 總體思路總體分為四部分：倒計時模塊、計分模塊、搶答模塊和分屏顯示模塊。倒計時模塊用一個20000000分頻。產(chǎn)生一個進位，連接一個30的減法計數(shù)器構成。 計分模塊中分為兩部分，一部分用于計分，另一部分用于處理計數(shù)器的進制問題，當加到A時自動向前進位，并且把A變?yōu)?。當減少到F時，向前借位，并且把F變?yōu)?。這就實現(xiàn)了把十六進制變成一般用的十進制。搶答模塊分兩部分，復位模塊和搶答模塊，每次搶答都要初始化按鍵。搶答模塊又分為誤搶，無人搶答和正確搶答。每次搶答，當有一組按下?lián)尨?，立?/p>

4、鎖定，亮相應的分數(shù)和組號，并且亮起各種搶答所對應的燈信號。（即所要求的蜂鳴器）分屏顯示模塊中用每次搶答的組號作為輸入，當搶答后立即換屏顯示其組號分數(shù)。1.3.2 設計方案（1）根據(jù)設計要求需要一個時鐘的接入端clk，清除端clrn，使倒計時復位，count進位端當?shù)褂嫊r到0時進位，進位端返回到j，使倒計時停止。當傭人搶答時，輸入一個低電平，在取反輸入到i，使倒計時停止。（圖1）（2）電路的計分模塊，d位組號的輸入端，是s1位計數(shù)按鍵，p位加減的控制端，高電平是s1位加分，低電平s1位減分,t1、t2、t3、t4位各組的分數(shù)輸出端，cnn1、cnn2、cnn3、cnn4分別為第一組、第二組、第三

5、組、第四組的減分進位端，當分數(shù)減少到0的時候，產(chǎn)生進位，使該組不能再次搶答，使其淘汰。（圖2）（3）搶答模塊，clk位時鐘的輸入端，再程序的開始捕捉時鐘的上升沿，qd是搶答初始化，每次搶答開始首先初始化，使搶答就位，準備開始搶答。qd1、qd2、qd3、qd4為四組的搶答按鍵，每次有一組搶答后程序立即鎖定，使別的組不能再搶答。K為搶答開的的控制鍵，k高電平時開始搶答，低電平時搶答即為誤搶。cnn1、cnn2、cnn3、cnn4位減數(shù)進位端，sig、sig1、sig2為各種搶的標志的輸出，即亮燈（蜂鳴器）。d位搶答者的組號輸出端。（圖3）（4）分屏顯示模塊mux_1，d，t1、t2、t3、t4分

6、別為組號和各組分數(shù)的輸入端，w換屏信號的輸入端，qs位輸出。（圖4）（5）全局電路2各個模塊程序的設計（1）倒計時模塊，20000000分頻產(chǎn)生進位，輸入到計數(shù)器模塊，完成30秒計數(shù)。（2）計分模塊，用一個按鍵和一個撥動開關，撥動開關高點平時按鍵每按一次加十分，低電平時每按一次減十分。（3）搶答模塊A、一個復位鍵，四個搶答鍵，當按下復位鍵后，如果有選手搶答，則電路立即鎖定，使其他組不能再次搶答。B、在沒有開始搶答之前，如果用人搶答即為誤搶，顯示其組號，分數(shù)。C、30秒倒計時開始，搶答者都不搶答，則表示無人搶答，亮起相應的燈。（4）分屏顯示模塊，此模塊完全由輸入的組號控制。3制作與調試過程（1）

7、30秒倒計時的調試，管腳鎖定clk，使每秒產(chǎn)生一個進位，送到減數(shù)器模塊。（2）計分模塊，鎖定兩組的管腳，進行操作，組號的輸入用撥動開關控制。（3）搶答模塊，鎖定相應的管腳，進行搶答，誤搶和無人搶答操作，測試是否能夠鎖定，以及亮燈，顯示正確的組號分數(shù)。4結論本次實訓為期三周，確定下題目后，首先就是方案的確定。經(jīng)過老師的輔導、同學的幫助、翻閱相關資料，綜合各方面的考慮。了解EP1C3T144C8芯片的構造，需要查看大量的英文資料，我并沒有氣餒，一個管腳一個管腳的對比，終于弄清楚了實現(xiàn)功能的大體思路。然后就是再次學習Verilog HDL語言，雖然以前學過，但是差不多都忘了，用了幾天時間熟悉了Ver

8、ilog HDL 源程序的編寫。最后是硬件的調試，這是個漫長的過程，EP1C3T144C8芯片的接口也非常的繁雜，最后我堅持了下來。5實訓心得體會通過這次實訓，我對Verilog HDL有了深入的認識。同時也對EDA產(chǎn)生了更加濃厚的興趣。本次實訓，也檢驗了自己的能力，加強了邏輯思維的能力，不過我也發(fā)現(xiàn)了自身存在的一些問題，比如在quartus軟件的應用上還有很多不成熟不理解的地方，但是相信在以后的學習生活中我可以很好的與予改正，取得更好的成績，也希望日后老師能不厭其煩的指導我，給予我更大的支持。6參考文獻1 江國強 EDA技術與應用 第三版 電子工業(yè)出版社 20102 譚會生，張昌凡. EDA

9、技術及應用.第二版.西安電子科技大學出版社，2009 附錄：仿真波形圖（部分模塊）（圖1 30秒倒計時） 程序清單（1）倒計時模塊 A20000000分頻程序 module cnt60(clk,cout,i,j,m);input clk,i,j,m;reg 24:0q;output reg cout;always (posedge clk&(i)&(j)&(m) begin if(q20000000-1) q=q+1; else q=0; if(q=20000000-1) cout=1; else cout=0; end endmoduleB、30秒倒計時程序module cntdj(clrn

10、,clk,q,count);input clk,clrn;output reg 7:0 q;output reg count; always (posedge clk or negedge clrn) if(clrn) begin q=h30;count=h0; end else begin if(q=0) q=h30; else q=q-1; if(q3:0=hf)begin q3:0=9;end if(q=h0) count=1; else count=0; endendmodule（2）計分模塊程序module jiajianjishu(t1,t2,t3,t4,s1,d,count,cn

11、n1,cnn2,cnn3,cnn4,p);input s1,p;input 3:0d;output reg count,cnn1,cnn2,cnn3,cnn4;output reg11:0t1,t2,t3,t4;initial begin t1=h100;t2=h100;t3=h100;t4=h100; endalways (posedge s1 )beginif(p)beginif(d=h1) begin t1=t1+h10;if(t17:4=ha)begin t17:4=0;t111:8=t111:8+1;endelse if(t1=h1000) count=1;else count=0;

12、endelse if(d=h2) begin t2=t2+h10;if(t27:4=ha)begint27:4=0;t211:8=t211:8+1;end else if(t2=h1000) count=1;else count=0;endelse if(d=h3) begin t3=t3+h10;if(t37:4=ha)begin t37:4=0;t311:8=t311:8+1;endelse if(t3=h1000) count=1;else count=0;endelse if(d=h4) begin t4=t4+h10;if(t47:4=ha)begin t47:4=0;t411:8=

13、t411:8+1;end else if(t4=h1000) count=1;else count=0;endelse begin t1=h100;t2=h100;t3=h100;t4=h100; endendelse if(p) begin if(d=h1) begin t1=t1-h10;if(t17:4=hf)begin t17:4=9;t111:8=t111:8-1;if(t111:8=hf)begin t111:8=0;end /*else t111:8=t111:8;*/endelse if(t111:4=h0) begin cnn1=1;t111:0=h0; endelse cn

14、n1=0;endelse if(d=h2) begin t2=t2-h10;if(t27:4=hf)begin t27:4=9;t211:8=t211:8-1;if(t211:8=hf)begin t211:8=0;end /*else t211:8=t211:8;*/end else if(t211:4=h0)begin cnn2=1;t211:0=h0; endelse cnn2=0;endelse if(d=h3) begin t3=t3-h10;if(t37:4=hf)begin t37:4=9;t311:8=t311:8-1; if(t311:8=hf)begin t311:8=0;

15、end /*else t311:8=t311:8; */end else if(t311:4=h0) begin cnn3=1;t311:0=h0; endelse cnn3=0;endelse if(d=h4) begin t4=t4-h10;if(t47:4=hf)begin t47:4=9;t411:8=t411:8-1;if(t411:8=hf)begin t411:8=0;end /*else t411:8=t411:8; */end else if(t411:4=h0) begin cnn4=1;t411:0=h0 ;endelse cnn4=0;endelse begin t1=

16、100;t2=100;t3=100;t4=100; end end end endmodule（3）搶答模塊程序module qdq(clk,qd,qd1,qd2,qd3,qd4,Sig,Sig1,Sig2,d,k,g,cnn1,cnn2,cnn3,cnn4);input clk,qd,qd1,qd2,qd3,qd4,k,g,cnn1,cnn2,cnn3,cnn4;output Sig,Sig1,Sig2;output 3:0d; reg Sig=h0,Sig1=h0,Sig2=h0;reg 3:0d;reg zd=1b0;always (posedge clk)beginif(qd=1b0)

17、begin zd=1b1; Sig=h0;Sig1=h0;Sig2=h0;d=h0;endif(k)beginif(zd=1b1)beginif(qd1=1b0)&(cnn1)beginzd=1b0;Sig=h1;d=1;end else if(qd2=1b0)&(cnn2)beginzd=1b0;Sig=h1;d=2;end else if(qd3=1b0)&(cnn3)beginzd=1b0;Sig=h1;d=3;end else if(qd4=1b0)&(cnn4)beginzd=1b0;Sig=h1;d=4;endelse if(g)begin zd=1b0;Sig2=h1; endendendelse if(k)beginif(zd=1b1)beginif(qd1=1b0)&(cnn1)beginzd=1b0;Sig1=h1;d=1; end else if(qd2=1b0)&(cnn2)beginzd=1b0;Sig1=h1;d=2;end else if(qd3=1b0)&(cnn3)beginzd=1b0;Sig1=h1;d=3;end else if(qd4=1b0)&(cnn4)beginzd=1b0;Sig1=h1;d=4;endendendendendmodule（4）分屏顯示模塊程序module mux_