第五章 4 SOI工藝技術(shù)

1、器件尺寸縮小帶來(lái)一系列問(wèn)題器件尺寸縮小帶來(lái)一系列問(wèn)題體硅體硅CMOS電路電路?寄生可控硅閂鎖效應(yīng)寄生可控硅閂鎖效應(yīng)?軟失效效應(yīng)軟失效效應(yīng)器件尺寸的縮小器件尺寸的縮小?各種多維及非線性效應(yīng)：表面能級(jí)量子化效應(yīng)、隧穿各種多維及非線性效應(yīng)：表面能級(jí)量子化效應(yīng)、隧穿效應(yīng)、短溝道效應(yīng)、窄溝道效應(yīng)、漏感應(yīng)勢(shì)壘降低效效應(yīng)、短溝道效應(yīng)、窄溝道效應(yīng)、漏感應(yīng)勢(shì)壘降低效應(yīng)、熱載流子效應(yīng)、亞閾值電導(dǎo)效應(yīng)、速度飽和效應(yīng)、應(yīng)、熱載流子效應(yīng)、亞閾值電導(dǎo)效應(yīng)、速度飽和效應(yīng)、速度過(guò)沖效應(yīng)速度過(guò)沖效應(yīng)?嚴(yán)重影響了器件性能?chē)?yán)重影響了器件性能器件隔離區(qū)所占芯片面積相對(duì)增大器件隔離區(qū)所占芯片面積相對(duì)增大?寄生電容增加寄生電容增加?影響

2、了集成度及速度的提高影響了集成度及速度的提高克服上述效應(yīng)，采取的措施克服上述效應(yīng)，采取的措施工藝技術(shù)工藝技術(shù)?槽隔離技術(shù)槽隔離技術(shù)?電子束刻蝕電子束刻蝕?硅化物硅化物?中間禁帶柵電極中間禁帶柵電極降低電源電壓降低電源電壓?在體硅在體硅CMOS集成電路中，由于體效應(yīng)的作用，集成電路中，由于體效應(yīng)的作用，降低電源電壓會(huì)使結(jié)電容增加和驅(qū)動(dòng)電流減小，降低電源電壓會(huì)使結(jié)電容增加和驅(qū)動(dòng)電流減小，導(dǎo)致電路速度迅速下降導(dǎo)致電路速度迅速下降急需開(kāi)發(fā)新型硅材料及探索新型高性能器件急需開(kāi)發(fā)新型硅材料及探索新型高性能器件和電路結(jié)構(gòu)，充分發(fā)揮硅集成技術(shù)的潛力：和電路結(jié)構(gòu)，充分發(fā)揮硅集成技術(shù)的潛力：SOI技術(shù)的特點(diǎn)技術(shù)的

3、特點(diǎn)SOI技術(shù)技術(shù)SOI：Silicon-On-Insulator絕緣襯底上的硅絕緣襯底上的硅SiSiSiO2SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn)速度高：速度高：?遷移率高：器件縱向電場(chǎng)小，且反型層遷移率高：器件縱向電場(chǎng)小，且反型層較厚，表面散射作用降低較厚，表面散射作用降低?跨導(dǎo)大跨導(dǎo)大?寄生電容?。杭纳娙葜饕獊?lái)自隱埋二寄生電容?。杭纳娙葜饕獊?lái)自隱埋二氧化硅層電容，遠(yuǎn)小于體硅氧化硅層電容，遠(yuǎn)小于體硅MOSFET中中的電容，不隨器件按比例縮小而改變，的電容，不隨器件按比例縮小而改變，SOI的結(jié)電容和連線電容都很小的結(jié)電容和連線電容都很小典典型型1 m CMOS工工藝藝條條件件下下體體硅硅和和 SOI

4、器器件件的的寄寄生生電電容容(pF/ m2) 電電容容類(lèi)類(lèi)型型 SOI(SIMOX) 體體 硅硅 電電容容比比(體體硅硅/SOI) 柵柵 1.3 1.3 1 結(jié)結(jié)與與襯襯底底 0.05 0.20.35 47 多多晶晶硅硅與與襯襯底底 0.04 0.1 2.5 金金屬屬1與與襯襯底底 0.027 0.05 1.85 金金屬屬2與與襯襯底底 0.018 0.021 1.16 SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn)功耗低：功耗低：?靜態(tài)功耗：靜態(tài)功耗：Ps=ILVdd?動(dòng)態(tài)功耗：動(dòng)態(tài)功耗：PA=CfVdd2集成密度高：集成密度高：?SOI電路采用介質(zhì)隔離，它不需要體硅電路采用介質(zhì)隔離，它不需要體硅CMOS電路的

5、場(chǎng)氧化及井等結(jié)構(gòu)，器件電路的場(chǎng)氧化及井等結(jié)構(gòu)，器件最小間隔僅僅取決于光刻和刻蝕技術(shù)的最小間隔僅僅取決于光刻和刻蝕技術(shù)的限制，集成密度大幅度提高限制，集成密度大幅度提高SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn)抗輻照特性好：抗輻照特性好：?SOI技術(shù)采用全介質(zhì)隔離結(jié)構(gòu)，徹技術(shù)采用全介質(zhì)隔離結(jié)構(gòu)，徹底消除體硅底消除體硅CMOS電路的電路的Latch-up效應(yīng)效應(yīng)?具有極小的結(jié)面積具有極小的結(jié)面積?具有非常好的抗軟失效、瞬時(shí)具有非常好的抗軟失效、瞬時(shí)輻照和單粒子輻照和單粒子( 粒子粒子)翻轉(zhuǎn)能力翻轉(zhuǎn)能力 SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn)成本低：成本低：?SOI技術(shù)除原始材料比體硅材料價(jià)格高技術(shù)除原始材料比體硅材料價(jià)格高之

6、外，其它成本均少于體硅之外，其它成本均少于體硅?CMOS/SOI電路的制造工藝比典型體硅電路的制造工藝比典型體硅工藝至少少用三塊掩膜版，減少工藝至少少用三塊掩膜版，減少1320的工序的工序?使相同電路的芯片面積可降低使相同電路的芯片面積可降低1.8倍，倍，浪費(fèi)面積減少浪費(fèi)面積減少30以上以上?美國(guó)美國(guó)SEMATECH的研究人員預(yù)測(cè)的研究人員預(yù)測(cè)CMOS/SOI電路的性能價(jià)格比是相應(yīng)體電路的性能價(jià)格比是相應(yīng)體硅電路的硅電路的2.6倍倍SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn) 特別適合于小尺寸器件：特別適合于小尺寸器件：?短溝道效應(yīng)較小短溝道效應(yīng)較小?不存在體硅不存在體硅CMOS電路的金屬電路的金屬穿通問(wèn)題，自

7、然形成淺結(jié)穿通問(wèn)題，自然形成淺結(jié)?泄漏電流較小泄漏電流較小?亞閾值曲線陡直亞閾值曲線陡直漏電相同時(shí)薄膜漏電相同時(shí)薄膜SOI與體硅器件的與體硅器件的亞閾值特性亞閾值特性SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn)特別適合于低壓低功耗電路：特別適合于低壓低功耗電路：?在體硅在體硅CMOS集成電路中，由于體效應(yīng)的集成電路中，由于體效應(yīng)的作用，降低電源電壓會(huì)使結(jié)電容增加和驅(qū)作用，降低電源電壓會(huì)使結(jié)電容增加和驅(qū)動(dòng)電流減小，導(dǎo)致電路速度迅速下降動(dòng)電流減小，導(dǎo)致電路速度迅速下降?對(duì)于薄膜全耗盡對(duì)于薄膜全耗盡CMOS/SOI集成電路，這集成電路，這兩個(gè)效應(yīng)都很小，低壓全耗盡兩個(gè)效應(yīng)都很小，低壓全耗盡CMOS/SOI電路與相應(yīng)體

8、硅電路相比具有更高的速度電路與相應(yīng)體硅電路相比具有更高的速度和更小的功耗和更小的功耗SOI器件與體硅器件的飽和漏器件與體硅器件的飽和漏電流之比與電源電壓的關(guān)系電流之比與電源電壓的關(guān)系SOI技術(shù)的特點(diǎn)技術(shù)的特點(diǎn)SOI結(jié)構(gòu)有效克服了體硅技術(shù)的不足，充結(jié)構(gòu)有效克服了體硅技術(shù)的不足，充分發(fā)揮了硅集成技術(shù)的潛力分發(fā)揮了硅集成技術(shù)的潛力Bell實(shí)驗(yàn)室的實(shí)驗(yàn)室的H. J. Leamy將這種接近理想將這種接近理想的器件稱(chēng)為是下一代高速的器件稱(chēng)為是下一代高速CMOS技術(shù)技術(shù)美國(guó)美國(guó)SEMATECH公司的公司的P.K.Vasudev也預(yù)也預(yù)言，言，SOI技術(shù)將成為亞技術(shù)將成為亞100納米硅集成納米硅集成技術(shù)的主流

9、工藝技術(shù)的主流工藝應(yīng)用領(lǐng)域：高性能應(yīng)用領(lǐng)域：高性能ULSI、VLSI、高壓、高壓、高溫、抗輻照、低壓低功耗及三維集成高溫、抗輻照、低壓低功耗及三維集成SOI技術(shù)的技術(shù)的挑戰(zhàn)和機(jī)遇挑戰(zhàn)和機(jī)遇SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇SOI材料是材料是SOI技術(shù)的基礎(chǔ)技術(shù)的基礎(chǔ)?SOI技術(shù)發(fā)展有賴(lài)于技術(shù)發(fā)展有賴(lài)于SOI材料的不斷進(jìn)材料的不斷進(jìn)步，材料是步，材料是SOI技術(shù)發(fā)展的主要障礙技術(shù)發(fā)展的主要障礙?這個(gè)障礙目前正被逐漸清除這個(gè)障礙目前正被逐漸清除?SOI材料制備的兩個(gè)主流技術(shù)材料制備的兩個(gè)主流技術(shù)SIMOX和和BOUNDED SOI最近都有了重最近都有了重大進(jìn)展大進(jìn)展SIMOX工藝工藝SOI技術(shù)挑戰(zhàn)

10、和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇SIMOX材料：材料：?最新趨勢(shì)是采用較小的氧注入劑量最新趨勢(shì)是采用較小的氧注入劑量顯著改善頂部硅層的質(zhì)量顯著改善頂部硅層的質(zhì)量降低降低SIMOX材料的成本材料的成本低注入劑量低注入劑量( 4 1017/cm2)的埋氧厚度?。旱穆裱鹾穸缺。?001000退 火 溫 度 高 于退 火 溫 度 高 于 1 3 0 0 ， 制 備 大 面 積， 制 備 大 面 積( 300mm)SIMOX材料困難材料困難硅片鍵合技術(shù)原理硅片鍵合技術(shù)原理SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇鍵合鍵合(Bonded)技術(shù)：技術(shù)：?硅膜質(zhì)量高硅膜質(zhì)量高?埋氧厚度和硅膜厚度可以隨意調(diào)整埋氧厚度和硅膜厚度可以

11、隨意調(diào)整?適合于功率器件及適合于功率器件及MEMS技術(shù)技術(shù)?硅膜減薄一直是制約該技術(shù)發(fā)展的重要硅膜減薄一直是制約該技術(shù)發(fā)展的重要障礙障礙?鍵合要用兩片體硅片制成一片鍵合要用兩片體硅片制成一片SOI襯底，襯底，成本至少是體硅的兩倍成本至少是體硅的兩倍SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇Smart-Cut技術(shù)是一種智能剝離技術(shù)技術(shù)是一種智能剝離技術(shù)?將離子注入技術(shù)和硅片鍵合技術(shù)結(jié)合在將離子注入技術(shù)和硅片鍵合技術(shù)結(jié)合在一起一起?解決了鍵合解決了鍵合SOI中硅膜減薄問(wèn)題，可以中硅膜減薄問(wèn)題，可以獲得均勻性很好的頂層硅膜獲得均勻性很好的頂層硅膜?硅膜質(zhì)量接近體硅。硅膜質(zhì)量接近體硅。?剝離后的硅片可以作為下

12、次鍵合的襯底，剝離后的硅片可以作為下次鍵合的襯底，降低成本降低成本SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇SOI材料質(zhì)量近幾年有了驚人進(jìn)步材料質(zhì)量近幾年有了驚人進(jìn)步生產(chǎn)能力和成本成為關(guān)鍵問(wèn)題生產(chǎn)能力和成本成為關(guān)鍵問(wèn)題Smart-Cut技術(shù)和低劑量技術(shù)和低劑量SIMOX技術(shù)是兩技術(shù)是兩個(gè)最有競(jìng)爭(zhēng)力的技術(shù)個(gè)最有競(jìng)爭(zhēng)力的技術(shù)SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇浮體效應(yīng)是影響浮體效應(yīng)是影響SOI技術(shù)廣泛應(yīng)用的技術(shù)廣泛應(yīng)用的另一原因另一原因?對(duì)對(duì)SOI器件的浮體效應(yīng)沒(méi)有一個(gè)清楚的器件的浮體效應(yīng)沒(méi)有一個(gè)清楚的認(rèn)識(shí)認(rèn)識(shí)?如何克服浮體效應(yīng)導(dǎo)致的閾值電壓浮動(dòng)、如何克服浮體效應(yīng)導(dǎo)致的閾值電壓浮動(dòng)、記憶效應(yīng)、遲滯效應(yīng)等對(duì)實(shí)

13、際電路的影記憶效應(yīng)、遲滯效應(yīng)等對(duì)實(shí)際電路的影響，還不很清楚響，還不很清楚?浮體效應(yīng)可以導(dǎo)致數(shù)字電路的邏輯失真浮體效應(yīng)可以導(dǎo)致數(shù)字電路的邏輯失真和功耗的增大和功耗的增大SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇抑制浮體效應(yīng)抑制浮體效應(yīng)?Ar注入增加體注入增加體/源結(jié)漏電源結(jié)漏電?在源區(qū)開(kāi)一個(gè)在源區(qū)開(kāi)一個(gè)P區(qū)通道區(qū)通道?肖特基體接觸技術(shù)肖特基體接觸技術(shù)?場(chǎng)屏蔽隔離技術(shù)場(chǎng)屏蔽隔離技術(shù)?這些技術(shù)都存在各種各樣的自身缺陷，這些技術(shù)都存在各種各樣的自身缺陷，不能被廣泛接受不能被廣泛接受SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇全耗盡全耗盡SOI MOSFET可以抑制浮可以抑制浮體效應(yīng)，并有良好的亞閾特性和體效應(yīng)，并有良好

14、的亞閾特性和短溝效應(yīng)短溝效應(yīng)?控制超薄控制超薄 SOI MOSFET的閾值電的閾值電壓比較困難壓比較困難?閾值電壓與硅膜厚度的關(guān)系極為敏閾值電壓與硅膜厚度的關(guān)系極為敏感感?較大的寄生源漏電阻等較大的寄生源漏電阻等SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇SOI器件與電路的器件與電路的EDA技術(shù)發(fā)展技術(shù)發(fā)展緩慢，已經(jīng)成為影響緩慢，已經(jīng)成為影響SOI技術(shù)廣技術(shù)廣泛應(yīng)用的一個(gè)重要原因泛應(yīng)用的一個(gè)重要原因?體硅的體硅的EDA工具已經(jīng)非常完善工具已經(jīng)非常完善?SOI的的EDA工具相對(duì)滯后：工具相對(duì)滯后：SOI器器件是一個(gè)五端器件，建立件是一個(gè)五端器件，建立SOI器件、器件、電路模型要比體硅器件復(fù)雜得多電路模型要

15、比體硅器件復(fù)雜得多SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇體硅技術(shù)迅速發(fā)展和巨大成功抑制了人們體硅技術(shù)迅速發(fā)展和巨大成功抑制了人們投入投入SOI技術(shù)研究的熱情技術(shù)研究的熱情?工業(yè)界不愿花時(shí)間和金錢(qián)在工業(yè)界不愿花時(shí)間和金錢(qián)在SOI工藝的優(yōu)化工藝的優(yōu)化上，使上，使SOI技術(shù)的優(yōu)越性不能得以充分發(fā)揮技術(shù)的優(yōu)越性不能得以充分發(fā)揮?現(xiàn)在形勢(shì)正在發(fā)生微妙變化，手提電腦、手現(xiàn)在形勢(shì)正在發(fā)生微妙變化，手提電腦、手提電話迅速興起，促發(fā)了人們對(duì)低壓、低功提電話迅速興起，促發(fā)了人們對(duì)低壓、低功耗及超高速電路的需求，體硅耗及超高速電路的需求，體硅CMOS電路在電路在這些方面有難以逾越的障礙這些方面有難以逾越的障礙?SOI技

16、術(shù)發(fā)展的新機(jī)遇技術(shù)發(fā)展的新機(jī)遇SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇器件尺寸縮小，改善了器件尺寸縮小，改善了ULSI的性能的性能：速度、集成度、成本等，速度、集成度、成本等，也帶來(lái)了很也帶來(lái)了很多問(wèn)題多問(wèn)題?一類(lèi)是災(zāi)難性的，影響器件功能及可靠一類(lèi)是災(zāi)難性的，影響器件功能及可靠性，其中最突出的是熱載流子效應(yīng)性，其中最突出的是熱載流子效應(yīng)?一類(lèi)是造成動(dòng)態(tài)節(jié)點(diǎn)的軟失效，在一類(lèi)是造成動(dòng)態(tài)節(jié)點(diǎn)的軟失效，在DRAM中這個(gè)問(wèn)題尤為重要中這個(gè)問(wèn)題尤為重要?降低電源電壓已成為解決以上降低電源電壓已成為解決以上問(wèn)題的主要措施問(wèn)題的主要措施SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇影響降低電源電壓的因素影響降低電源電壓的因素?

17、體效應(yīng)體效應(yīng)?寄生結(jié)電容寄生結(jié)電容?當(dāng)電源電壓降低時(shí)，會(huì)使電路驅(qū)動(dòng)當(dāng)電源電壓降低時(shí)，會(huì)使電路驅(qū)動(dòng)電流減小、泄漏電流增加，引起電電流減小、泄漏電流增加，引起電路的速度下降和功耗增加路的速度下降和功耗增加?SOI是最佳選擇是最佳選擇SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇存儲(chǔ)器：存儲(chǔ)器：?1993年年Motorola首先利用首先利用0.5微米工藝研制出微米工藝研制出電源電壓小于電源電壓小于2V的的1K SRAM?IBM公司制成在公司制成在1V電壓下工作的電壓下工作的512K SRAM，1997年，年，IBM又發(fā)布了利用又發(fā)布了利用0.25微米微米CMOS工工藝加工的藝加工的FDSOI 1M/4M SRA

18、M，其電源電壓，其電源電壓僅為僅為1.25V?韓國(guó)三星生產(chǎn)了電源電壓為韓國(guó)三星生產(chǎn)了電源電壓為1V的的0.5微米微米DRAM，同年，同年，16M SOI DRAM也面世了也面世了SOI技術(shù)挑戰(zhàn)和機(jī)遇技術(shù)挑戰(zhàn)和機(jī)遇CPU：功耗與速度的矛盾突出：功耗與速度的矛盾突出?IBM公司報(bào)道了采用公司報(bào)道了采用0.13 m SOI工藝研制的微處理器電路的功耗比工藝研制的微處理器電路的功耗比相應(yīng)體硅電路低相應(yīng)體硅電路低1/3，速度增加，速度增加35，性能提高性能提高2030，而成本僅增加，而成本僅增加10?AMD已經(jīng)全面生產(chǎn)低壓已經(jīng)全面生產(chǎn)低壓SOI CPUSOI器件與電路器件與電路制備技術(shù)制備技術(shù)SOI(S

19、ilicon-On-Insulator: （絕緣襯底上的硅（絕緣襯底上的硅)技術(shù)技術(shù)SOI器件與電路制備技術(shù)器件與電路制備技術(shù)體硅器件與體硅器件與SOI電路制備工藝的比較電路制備工藝的比較?SOI電路制備工藝簡(jiǎn)單電路制備工藝簡(jiǎn)單制作阱的工藝制作阱的工藝場(chǎng)區(qū)的工藝場(chǎng)區(qū)的工藝?沒(méi)有金屬?zèng)]有金屬Al穿刺問(wèn)題穿刺問(wèn)題隔離技術(shù)隔離技術(shù)?100絕緣介質(zhì)隔離絕緣介質(zhì)隔離?LOCOS隔離隔離?硅島隔離硅島隔離?氧化臺(tái)面隔離氧化臺(tái)面隔離SOI器件與電路制備技術(shù)器件與電路制備技術(shù)抑制邊緣寄生效應(yīng)抑制邊緣寄生效應(yīng)?環(huán)形柵器件環(huán)形柵器件?邊緣注入邊緣注入抑制背溝道晶體管效應(yīng)抑制背溝道晶體管效應(yīng)?背溝道注入背溝道注入抑

20、制襯底浮置效應(yīng)抑制襯底浮置效應(yīng)?襯底接地襯底接地硅化物工藝硅化物工藝?防止將硅膜耗盡防止將硅膜耗盡幾種新型的幾種新型的SOI器件器件和電路制備工藝和電路制備工藝Tpd=37ps 柵長(zhǎng)為柵長(zhǎng)為90納米的柵圖形照片納米的柵圖形照片凹陷凹陷溝道溝道SOI器件器件埋氧氮化硅40nm熱氧埋氧局部氧化減薄硅膜埋氧去掉氮化硅和氧化層埋氧金屬硅柵氧化層溝道區(qū)經(jīng)標(biāo)準(zhǔn)的SOI CMOS 工藝MILC平面雙柵器件平面雙柵器件 平面雙柵是理想的雙柵器件平面雙柵是理想的雙柵器件 但工藝復(fù)雜，關(guān)鍵是雙柵自對(duì)準(zhǔn)、溝但工藝復(fù)雜，關(guān)鍵是雙柵自對(duì)準(zhǔn)、溝道區(qū)的形成，等待著工藝上的突破道區(qū)的形成，等待著工藝上的突破利用利用MILC（

21、metal induced lateral crystallization）和高溫退火技術(shù)實(shí)現(xiàn)平）和高溫退火技術(shù)實(shí)現(xiàn)平面雙柵器件面雙柵器件?精確的自對(duì)準(zhǔn)雙柵精確的自對(duì)準(zhǔn)雙柵? 工藝相對(duì)簡(jiǎn)單工藝相對(duì)簡(jiǎn)單MILC和高溫退火和高溫退火主要步驟：主要步驟： a-Si 淀積，淀積，550C LTO 淀積，淀積， 光刻長(zhǎng)條窗口，光刻長(zhǎng)條窗口， 金屬鎳淀積（金屬鎳淀積（5-10nm） 退火退火550, 24小時(shí)小時(shí),N2 去除鎳、去除鎳、LTO高溫退火高溫退火(900，1小時(shí)小時(shí)) 高溫處理后，高溫處理后， MILC多晶硅晶粒的尺寸將顯著增大。多晶硅晶粒的尺寸將顯著增大。 二次結(jié)晶效應(yīng)二次結(jié)晶效應(yīng): 由于原

22、始晶粒相同的取向和低的由于原始晶粒相同的取向和低的激活能使大尺寸單晶粒的產(chǎn)生變得容易得多。激活能使大尺寸單晶粒的產(chǎn)生變得容易得多。 改善了材料晶體結(jié)構(gòu)的完整性。改善了材料晶體結(jié)構(gòu)的完整性。 常規(guī)常規(guī)MILC技術(shù)技術(shù)+高溫退火處理相結(jié)合高溫退火處理相結(jié)合: 晶粒尺寸晶粒尺寸達(dá)達(dá)10微米以上的單晶粒硅膜，可進(jìn)行器件制備。微米以上的單晶粒硅膜，可進(jìn)行器件制備。 MILC directionSi SubstrateBuried oxide LTONickela-Si(a)(b)N+N+(c)N+N+(d)N+N+(e)Ni(f)substratesubstratesubstratesubstrates

23、ubstrate硅片氧化5000 ; 連續(xù)淀積SiN(500 ), LTO(2000), a-Si(500）和LTO(2000) ;光刻并刻蝕 淀積2500 a-Si;磷離子注入;淀積4500 LTO ;CMP 然后干法刻蝕去除顯露的a-Si BOE去除 LTO MILC :淀積LTO;光刻長(zhǎng)條窗口;鎳淀積;退火550.去除 LTO,鎳;刻蝕形成有源區(qū)。底部的LTO顯露.substrateSilicon Oxide Nitride新的自對(duì)準(zhǔn)平面雙柵新的自對(duì)準(zhǔn)平面雙柵MOS晶體管工藝集晶體管工藝集成方案提出及工藝過(guò)程成方案提出及工藝過(guò)程(h)(i)( j )N+N+substrateN+N+N+

24、N+Top-Gate, Bottom GateDrainSourcesubstrateN+N+N+N+substrate(g)substrate(g)N+N+substrate 然后用BOE腐 蝕 掉 顯 露LTO。 這樣就在溝道膜的上方形成一淺槽，而在下方形成一隧道。這個(gè)淺槽和隧道最終將決定頂柵和底柵的幾何尺寸，并使它們互相自對(duì)準(zhǔn)。850下生長(zhǎng)柵氧;同時(shí)用作MIUC的高溫退火. 淀積多晶硅，刻蝕形成柵電極。 用CMP移走位于源漏區(qū)上方的Poly-Si，使得上下柵電極的長(zhǎng)度完全相同. DSOI(S/D on Insulator)器件結(jié)構(gòu)與制作器件結(jié)構(gòu)與制作Selective Oxygen Im