FPGA設計開發(fā)與驗證解決方案_立項申請_通用(公開)

1、FPGA設計開發(fā)與驗證解決方案設備名稱：FPGA設計開發(fā)與驗證解決方案設備型號：FPGA設計開發(fā)與驗證解決方案國別、廠商：中國，北京航泰信科科技有限公司1.技術(shù)性能1.1規(guī)格FPGA設計開發(fā)與驗證解決方案1.2 先進性和特色Ø 包含F(xiàn)PGA設計開發(fā)與驗證整個流程，同時緊跟國際最新技術(shù)，一次建設，終身受益。Ø 在傳統(tǒng)FPGA流程中增加ESL流程與驗證，RTL代碼分析，構(gòu)成當代FPGA開發(fā)的先進流程。Ø 包含C/C+到RTL的轉(zhuǎn)換工具，以及兩者之間的等價驗證。Ø 包含Model到RTL的轉(zhuǎn)換工具。Ø 包含代碼分析，CDC檢查，SDC自動生成功能&#

2、216; 仿真調(diào)試糾錯過程變得自動化，縮減仿真所用時間，提出可疑點的建議值Ø 利用機器學習和數(shù)據(jù)分析來加速時序收斂和設計優(yōu)化。2.實驗對象2.1 實驗的主要目標和原因當前FPGA開發(fā)流程，如下圖： Ø 當前階段，隨著FPGA的功能越來越強大，設計規(guī)模也越來越大，設計上逐漸向ASIC設計流程靠攏。Ø 開發(fā)流程上，無論是ASIC設計還是FPGA設計都逐漸向ESL級別遷移。目前主流的ESL設計流程中，主要有Model語言和C/C+語言作為設計輸入。Ø 如同過去從原理圖設計轉(zhuǎn)化到RTL設計一樣，未來設計會大量遷移到ESL設計流程上，比如XILINX就在大力推廣其

3、C/C+自動生成RTL的HLS工具，Matlab也推出其模型自動生成RTL代碼的工具。如何保證轉(zhuǎn)換的正確性，一致性，需要有形式化的驗證工具來保證其轉(zhuǎn)換的正確性和一致性。Ø 代碼靜態(tài)分析在當代FPGA流程中起到越來越重要的作用。其可以提高代碼的可靠性，減少設計迭代，加速產(chǎn)品的上市時間。Ø 隨著代碼量的增加，調(diào)試所占用的時間大幅度上升，迫切需要自動化的輔助工具，幫助工程師快速的定位設計中的問題。Ø FPGA速度越來越快，功能越來越復雜，時序分析成為工程師無法繞過的一道坎，如何做到快速的時序收斂和設計優(yōu)化也是一個重要的問題。綜上所述，F(xiàn)PGA設計面臨著如此多的問題，北京

4、航泰信科科技有限公司精選全球范圍內(nèi)各種優(yōu)秀的EDA工具組成了一個完整的解決方案，用于解決上面所提到的諸多問題。如下為航泰信科的完整方案。3.對同類產(chǎn)品的評估對于FPGA設計開發(fā)和驗證，主要由廠商的工具和特定的點工具組成，理論上廠商的工具（如XILINX的ISE和Vivado,Altera的QuartusII等）即可以完成完整的設計開發(fā)流程，但是由于FPGA開發(fā)的復雜性，在一些特定的流程上需要引入一些專業(yè)的工具來提高設計的效率。本FPGA設計開發(fā)與驗證解決方案，主要由廠家的工具（ISE,Vivado，QuartusII）作為主流程，針對FPGA開發(fā)過程中的難點，提供組合的工具來解決，總體上提供了

5、針對FPGA設計的完整的解決方案。此方案具有極大的先進性，提前布置ESL的設計流程，讓投資更加有效。同時緊扣FPGA開發(fā)的難點，具有極強的針對性。目前其他廠商都沒有辦法提供全套的解決方案。XILINX和Altera的代理商只能提供他們自己的工具，其他的廠商也都是提供單個點的工具解決方案。4.建設方案4.1 Vivado/ISE/QuartusIIVivado/ISE/QuartusII的主要功能包括設計輸入、仿真、綜合、實現(xiàn)和下載，涵蓋了FPGA開發(fā)的全過程，從功能上講，其工作流程無需借助任何第三方EDA軟件。4.2 ESL流程當前設計逐漸遷移到ESL流程上，設計輸入不再是單純的RTL，同時需

6、要支持高層次設計語言作為輸入。本建設方案支持兩種高層次設計輸入。Ø Model語言設計輸入： 支持Matlab/Simulink的模型語言作為設計輸入，直接轉(zhuǎn)換成可讀的RTL代碼。Ø C/C+語言設計輸入： 支持C/C+作為設計輸入，直接轉(zhuǎn)換成RTL代碼。4.3 C/C+與RTL的形式化驗證工具隨著FPGA設計逐漸遷移到ESL級別，C/C+作為設計輸入將變得流行，XILINX提供了HLS工具來將C/C+的代碼自動轉(zhuǎn)換成RTL。作為此流程，需要有形式化驗證工具來保證轉(zhuǎn)換結(jié)果的一致性和正確性。本方案形式化驗證工具的原理，是將C/C+和RTL分別編譯，變成表達式，根據(jù)程序語言的語

7、義，建立形式化模型，并利用多種數(shù)理邏輯/代數(shù)方法，證明兩個模型相等： Ø 證明成功:則兩個模型相等。即：對于所有可能的輸入，兩個模型輸出都相同。 Ø 證明失敗:會給出導致不等的反例(輸入激勵)，用于偵錯(debug)。（1）C/C+編譯器支持標準的C/C+語言。編譯器把程序首先轉(zhuǎn)化成一種內(nèi)部定義的中間表達，然后等價變換成形式化模型，該模型在功能上與最初的C/C+程序等價，表達方式上區(qū)別于過程式語言描述，是純粹的數(shù)學表達式。編譯器支持高層次綜合，支持對循環(huán)等特殊語言結(jié)構(gòu)的定制綜合。支持C/C+語言的斷言。對于所有用戶嵌入源程序的斷言，可以自動嘗試去證明，如果證明失敗，會給出相

8、應的程序輸入用于偵錯。這對黃金參考模型的正確性提供了有力保障。（2）Verilog編譯器Verilog前端支持1995/2001 Verilog標準。前端經(jīng)過形式化的方式綜合后，跟據(jù)RTL設計的延遲信息，經(jīng)過符號仿真處理，將設計轉(zhuǎn)換成一種內(nèi)部定義的中間表達。該表達隨后被翻譯成統(tǒng)一的形式化模型。支持word-level的綜合和符號仿真，可以有效防止由于綜合到網(wǎng)表而帶來的巨大內(nèi)存消耗，同時，設計模型緊湊的表達也使求解速度大大加快。（3）后端求解引擎后端形式化求解引擎的輸入是兩個形式化模型。專有算法會建立兩個模型之間的對應，調(diào)用多種優(yōu)化技術(shù)，對其求解。自定義內(nèi)部表達支持語言的緊湊表示，可以支持上近上

9、百萬行的程序表示。優(yōu)化形式化驗證引擎可以求解千萬級節(jié)點數(shù)的問題求解。邏輯錯誤大部分在10分鐘之內(nèi)找到；對于浮點優(yōu)化的引擎可以完成大部分浮點運算的自動證明。4.4 FPGA靜態(tài)代碼分析工具在當前FPGA代碼越來越復雜的情況下，對代碼做靜態(tài)分析成為十分重要的一環(huán)。很多的設計問題，其實就是由很小的錯誤所導致，但是一旦走完綜合布局布線之后再發(fā)現(xiàn)的話，就會浪費大量的時間，最好迭代可以在代碼靜態(tài)分析階段就完成。這樣就可以節(jié)省大量的時間。除此之外，在代碼的繼承性，規(guī)范性上也必須提出一定的要求，這樣有助于保證代碼的質(zhì)量和可靠性。本方案提供的代碼分析工具主要針對于FPGA設計，具有如下特點：Ø 提供眾

10、多規(guī)則集的代碼檢查功能。規(guī)則集包括RMM,STARC,DO-254，Ultrafast(此規(guī)則集是XILINX的最新方法學)Ø 提供豐富的CDC檢查功能。除了支持普通的CDC檢查之外，使用其Greycell專利技術(shù)可以解決跨IP之間的CDC檢查，突破了市面上所有其他工具只能把IP當成黑盒處理的傳統(tǒng)方法。Ø 可以自動生成偽路徑和多周期路徑的SDC約束文件。Ø 提供綜合前的最長路徑分析。Ø 提供豐富的FSM分析Ø 是FPGA靜態(tài)代碼分析的Sign-off工具。4.5 RTL自動糾錯工具在FPGA代碼越來越復雜的今天，Debug所花費的時間越來越多，

11、已經(jīng)成為RTL驗證的瓶頸，而且以每年26%的速度增加，如何快速糾錯也成為一個必須考慮的問題。本解決方案提供一款RTL自動糾錯工具，可以節(jié)約60%的糾錯時間。用戶只需要告訴工具，什么時間，什么信號，以及該信號的期望值，那么工具自動在允許糾錯的時間內(nèi)對導致該信號錯誤的所有路徑進行形式化處理，排除不可能的出錯的路徑。并且給出可疑點及如何處理的方法。傳統(tǒng)糾錯需要分析源代碼和波形圖，全程手動往回追尋錯誤源頭 使用自動糾錯工具，全自動分析錯誤來源，錯誤生成過程和路徑，同時提出修改建議。 其主要性能指標：Ø 在源代碼和電路圖中回放錯誤生成路徑 Ø 在電路圖和波形表中回放修改的效應 

12、16; 幫助用戶決定在什么地方，什么時間和怎樣作出修改 Ø 自動查找RTL中的可疑點Ø 在波形圖中顯示模擬數(shù)值和建議數(shù)值 Ø 用生成路徑分析來追蹤可疑點4.6 TMR工具在航空航天等特殊場合，需要采用一些特殊的技術(shù)，TMR就是其中最重要的一種。本方案提供的TMR工具是在NASA的指導下開發(fā)，引入一流的，基于綜合的減少射線影響的解決方案，目的是減少功能性錯誤的風險，包含由SEU（single event upset）引起的軟錯誤，和由SET(single event transient )導致的中斷。產(chǎn)品支持XILINX和Actel的反熔絲，基于Flash和基于RA

13、M的FPGA。Ø 設計者可以采用三種不同的TMR： Local TMR, Distributed TMR和Global TMR.Ø 自動生成三模冗余結(jié)構(gòu)電路，有效降低人工插入相關(guān)電路的復雜度與危險性；Ø 支持方便靈活的設計約束方式，可以通過層次化瀏覽器、原理圖、圖形化窗口、命令行以及約束文件等多種方式加載約束條件；Ø 交互式靜態(tài)時序分析，支持SDC標準約束格式與多時鐘電路分析，支持Xilinx 的DCM（數(shù)字時鐘管理），支持增量方式分析；Ø 降低風險提高低等級芯片的抗單粒子翻轉(zhuǎn)能力；Ø 支持FPGA資源編譯后重新分配，使得用戶可以隨意

14、調(diào)整各種資源的比例；Ø 支持的廠商列表：4.7 時序收斂和設計優(yōu)化在FPGA設計中，時序分析是很重要的一環(huán)，同時時序分析也是FPGA設計的一個很大的挑戰(zhàn)，設計師必須在時序收斂，面積優(yōu)化和功耗分析上做出取舍。同時當前的設計越來越大，時序往往是決定程序成敗的關(guān)鍵因素。當前時序分析的方法是人工分析代碼，這需要有相當豐富的經(jīng)驗，或者是嘗試不同的設置參數(shù)，但是這樣又會花費大量的嘗試時間。本方案提供一款工具可以加速時序收斂。其特點是不用修改代碼，利用機器學習和大數(shù)據(jù)分析來解決時序收斂和設計優(yōu)化。本工具和ISE,Vivado,QuartusII無縫接口，利用這些廠家工具的軟件選項，做各種組合，通過其特有的機器學習算法，自動尋找最優(yōu)的時序選項策略，整個過程中不需要修改代碼。4.8 FPGA技術(shù)支持服務綜上所述，航泰信科從工具角度提供了FPGA設計開發(fā)和驗證的完整的解決方案。但是大家都知道，工具只是輔助手段，F(xiàn)PGA設計還面臨著大量的開發(fā)難題。Ø FPGA是世界上更新最快的器件，其工藝，技術(shù)都走在最前列。這樣就有大量的新器件的采用。Ø FPGA有大量的新工具，新方法需要去學習，其與我們產(chǎn)品的上市時間形成沖突。需要盡快的掌握新技術(shù)。Ø 開發(fā)過程中碰到很多的技術(shù)問題，會消耗大量的調(diào)試時間，而由于種種原因沒有辦法得到