計(jì)算機(jī)組成原理CPU設(shè)計(jì)

1、1 CPU的用途字長(zhǎng)：8位 D70尋址范圍：64byte,2的6次方64，A502 確定ISA（包括程序員可訪問(wèn)的寄存器）1）程序員可訪問(wèn)的寄存器 AC8位累加器CPU的指令集（共4條）指令操作碼操作COM00XXXXXXACAC(取反)JREL01XXXXXXPCPC+00AAAAAAOR10XXXXXXACACM00AAAAAASUB111AAAAAAACACM00AAAAAA12）其他寄存器AR地址寄存器6位由A50向存貯提供地址PC程序計(jì)數(shù)器6位指向下一條指令的地址DR數(shù)據(jù)寄存器8位通過(guò)D70從存貯器接收指令和數(shù)據(jù)IR指令寄存器2位存放從存貯器中取回的指令的操作碼部分3 CPU設(shè)計(jì)狀態(tài)

2、圖為了確定CPU的狀態(tài)圖，對(duì)每條指令作以下分析1） 從存貯器中取指令（所有指令均相同）原理：在CPU能執(zhí)行指令之前，它必須從存貯器中取出，CPU通過(guò)執(zhí)行如下的操作序列完成這個(gè)任務(wù)A） 選擇存貯單元由A50確定B） 對(duì)工A50譯碼，延遲，并向存貯器發(fā)一個(gè)信號(hào)使存貯器將此指令輸出到它的輸出引腳。這些引腳與CPU的D70相連。CPU從這些引腳讀入數(shù)據(jù)。具體操作：（分為三個(gè)狀態(tài)）A）要取的指令的地址存放在程序計(jì)數(shù)器（PC）中。第一步就是把PC的內(nèi)容拷貝到AR中。FETCH1：ARPCB）CPU必須從存貯器中讀取指令，為此CPU必須發(fā)一個(gè)READ信號(hào)到器的RD（RDRAM,相對(duì)于OEROM)端上使存貯器

3、將數(shù)據(jù)發(fā)送到D70上，存入CPU的DR寄存器中。同時(shí)實(shí)現(xiàn)PCPC+1，為取下一條指令作準(zhǔn)備。FETCH2：DRM，PCPC+1C） 作為取指令的一部分，CPU還必須完成兩件事。 DR的高2位拷貝到IR，目的是確定指令的功能 DR的低6位拷貝到AR，目的：a. 對(duì)于ORT和SUB1指令這6 位包含了指令的一個(gè)操作數(shù)的存貯器地址（一個(gè)數(shù)已經(jīng)在AC）b. 對(duì)于COM和JREL，它們不需要再次訪問(wèn)存貯器，一旦它們返回到FETCH1周期，F(xiàn)ETCH1將把PC的值裝到AR，覆蓋無(wú)用的值。FETCH3：IRDR7,6, ARDR50取指令周期的狀態(tài)圖FETCH3FETCH2FETCH12） 指令譯碼（每條指

4、令的操作碼都是唯一的）本CPU有四條指令，因此有四個(gè)不同的執(zhí)行同期，為此用IR中的值來(lái)確定即可。FETCH1FETCH2FETCH3COM執(zhí)行周期OR執(zhí)行周期SUB1執(zhí)行周期IR=00IR=01IR=10IR=11JREL執(zhí)行周期3） 指令執(zhí)行（每條指令的執(zhí)行周期都是一樣的）每條指令的執(zhí)行周期的狀態(tài)分析：1COM指令功能是對(duì)AC的內(nèi)容取反，執(zhí)行周期的狀態(tài)是COM1:ACAC2. JREL指令代碼為01AAAAAA，即轉(zhuǎn)移的相對(duì)地址由AAAAAA確定，而AAAAAA在DR50中，所以有JREL1：PCPC+ DR503OR指令為了執(zhí)行指令，必須完成兩件事情 OR1：DRM；從存貯器取出一個(gè)操作數(shù)

5、送到數(shù)據(jù)寄存器OR2：ACACDR；與AC相或，并把結(jié)果存回AC中4. SUB1指令為了執(zhí)行指令，必須完成兩件事情SUB11：DRM；從存貯器取出一個(gè)操作數(shù)送到數(shù)據(jù)寄存器SUB12：AC <- AC + DR'；對(duì)DR取反，等于DR1綜上所述可知CPU的完全狀態(tài)圖如下FETCH1FETCH2FETCH3COM1OR1JREL1SUB11IR=00IR=01IR=10IR=11OR2SUB124 設(shè)計(jì)必要的數(shù)據(jù)通路和控制邏輯，以便實(shí)現(xiàn)這個(gè)有限狀態(tài)機(jī)，最終實(shí)現(xiàn)這個(gè)CPU。狀態(tài)圖以及寄存器的傳輸說(shuō)明了實(shí)現(xiàn)本CPU所須完成工作（方法和步驟如下）1） 與CPU的每個(gè)狀態(tài)相關(guān)聯(lián)的操作（共九個(gè)

6、狀態(tài)）FETCH1：ARPCFETCH2：DRM，PCPC+1FETCH3：IRDR7,6, ARDR50COM1:ACACJREL1：PCPC+ DR50 OR1：DRM；OR2：ACACDR；SUB11：DRM； SUB12：AC <- AC + DR'2） 建立數(shù)據(jù)通路的原理和方法A 存貯器是通過(guò)引腳D70將數(shù)據(jù)送給CPU。B 存貯器的地址是通過(guò)地址引腳A50從AR中獲得的。于是CPU與存貯器之間要A50（地址）和D70（數(shù)據(jù)）通路，如下圖88ARACDRIRPCMCLKA50D70886622266666688883） 總線類型的確定方法原理：首先把操作數(shù)重新分組，依據(jù)是

7、指導(dǎo)修改同一個(gè)寄存器的操作分配在同一組。AR：ARPC ，ARDR50PC：PCPC+ DR50，PCPC+1DR：DRM，IR：IRDR7,6，AC：AC <- AC + DR'，ACACDR，ACAC決定每個(gè)部件應(yīng)完成的功能a> AR， DR， IR，AC總是從其他一些部件中裝入數(shù)據(jù)。若數(shù)據(jù)已在總線上，則需要做的是能夠執(zhí)行并裝入操作。（LD端口分別是ARLOAD，DRLOAD，IRLOAD，ACLOAD信號(hào)同步裝入）b> PC能從其他一些部件中裝入數(shù)據(jù)，還有相應(yīng)的自增（INC）當(dāng)前值，所以應(yīng)創(chuàng)建一個(gè)單獨(dú)的硬件使之能自增。（端口有PCINC，PCLOAD）4） 把每

8、個(gè)部件都連接到系統(tǒng)總線上三態(tài)緩沖區(qū)原有的寄存器部是把結(jié)果輸出到系統(tǒng)總線，使CPU內(nèi)部數(shù)據(jù)沖突，所以應(yīng)增加三態(tài)緩沖區(qū)加以控制，但AR的輸出還應(yīng)與A50相接，這是尋址所需。5） 根據(jù)實(shí)際需要修改上圖的設(shè)計(jì)，并加上適當(dāng)控制信號(hào)名稱1 AR ：僅向存貯器提供地址，沒(méi)有必要將它的輸出連接到內(nèi)部總線上，加上ARLOAD實(shí)現(xiàn)從BUS裝入數(shù)據(jù)。2 ARPC ：保留三態(tài)緩沖器由PCBUS控制同步3 IR ： 不通過(guò)內(nèi)部總線向任何其他部件提供數(shù)據(jù)，而IR的輸出將直接送到控制器用于確定指令的功能4 AC：本CPU不向其他任何單位提供數(shù)據(jù)5 DR70 ：不統(tǒng)一，有6位也有2位寬度，必須確定哪些寄存器從總線的哪些位上接

9、收和發(fā)送數(shù)據(jù)。應(yīng)有DRBUS實(shí)現(xiàn)同步。DRLOAD實(shí)現(xiàn)LD6 AC：必須能裝載AC + DR'的和，以及ACDR與AC的邏輯與結(jié)果。CPU必須包含一個(gè)能產(chǎn)生這些結(jié)果的ALU，并由ACLOAD實(shí)現(xiàn)裝入。7 PC：必須能裝載PC+ DR50的和。CPU必須包含一個(gè)能產(chǎn)生這些結(jié)果的ALU并由PCLOAD實(shí)現(xiàn)載入，而PCINC實(shí)現(xiàn)PCPC+18IRLOADACLOADDALUS1 ALUS2MEMBUSREADDRBUSPCBUSARLOAD6PCLOADPCINCDRLOAD828ACPCMCLKA50D7086666688ALU2ALU1DRARIRALU的設(shè)計(jì)1） ALU1（與PC相連）

10、的設(shè)計(jì)數(shù)據(jù)通路的分析：功ALU1必須接收PC和DR作為輸入，然后把運(yùn)算結(jié)果輸出到PC實(shí)現(xiàn)PCPC+ DR50在本CPU中，把PC的導(dǎo)線和ALU的輸入輸出相連起來(lái)，并且利用系統(tǒng)總線把DR和ALU的輸入連接起來(lái)。用計(jì)數(shù)器來(lái)實(shí)現(xiàn)PCPC+1操作，就可以在FETCH2內(nèi)完成，因?yàn)橛?jì)數(shù)器不必占用總線的時(shí)間。6 D50PARALLELADDERPCDRTO PC66From bus2） ALU2（與AC相連）的設(shè)計(jì) 在本ALU的設(shè)計(jì)中AC和ALU的輸入輸出連接，并且利用系統(tǒng)總線把DR和ALU和輸入相連起來(lái)。888ACMUXALUS1 ALUS2TO AC8PARALLELADDERDRFrom bus88

11、8888012(ALUS1,ALUS2=0,0, 選ACAC， ALUS1,ALUS2=0,1，選ACACDR，ALUS1,ALUS2=1,0，選AC <- AC + DR'，)用硬布線的方法設(shè)計(jì)控制器組成：計(jì)數(shù)器：保存當(dāng)前狀態(tài)共有9個(gè)狀態(tài)（四條指令，共有9個(gè)狀態(tài)）所以需要一個(gè)四16位譯碼器，譯碼器中有7個(gè)狀態(tài)沒(méi)用到。譯碼器：接收當(dāng)前狀態(tài)并為每個(gè)狀態(tài)生成單獨(dú)的信號(hào)邏輯組合：接受單獨(dú)的狀態(tài)信號(hào)，為每一部件生成控制信號(hào)以及計(jì)數(shù)器的控制信號(hào)原理圖：計(jì)數(shù)器LD INC CLR譯碼器邏輯輸入控制信號(hào)計(jì)數(shù)器與譯碼器的設(shè)計(jì)：1. FETCH1狀態(tài)：規(guī)定計(jì)數(shù)器的0值，使用計(jì)數(shù)器的CLR1到達(dá)這一

12、狀態(tài)。（指令執(zhí)行完畢后，轉(zhuǎn)入的取址狀態(tài)。）2. 將順序狀態(tài)設(shè)定為計(jì)數(shù)器的連續(xù)值，用INC實(shí)現(xiàn)。3 利用IR映射1 IR0來(lái)確定指令的執(zhí)行如下表IR計(jì)數(shù)值狀態(tài)001000COM1011010JREL1101100OR1111110SUB1指令的執(zhí)行FETCH10FETCH21FETCH32COM1: 8JREL1：10OR1： 12OR2： 13SUB11：14 SUB12：15FETCH3FETCH1FETCH2OR1SUB11COUNTERLD INC CLR012DECODER8.1012131415COM1JREL1OR2SUB12FETCH1FETCH2FETCH2COM1JREL1O

13、R1OR2SUB11SUB121IR1.0044計(jì)數(shù)器控制信號(hào)的確定LD：在取址周期的FETCH3狀態(tài)中發(fā)出，進(jìn)入執(zhí)行周期的第一個(gè)狀態(tài)（裝載1IR0進(jìn)入指令的正確執(zhí)行周期）FETCH3：IRDR7,6, ARDR50INC：CLR：如上圖所示根據(jù)譯碼器的輸出信號(hào)組合后產(chǎn)生中寄存器的有關(guān)信號(hào)ARLOAD(裝載地址寄存器的控制信號(hào))FETCH1：ARPCFETCH3：ARDR502 PCLOAD PCINCPCLOAD =JREL1：PCPC+ DR50PCINC =FETCH2：PCPC+13 DRLOAD(實(shí)現(xiàn)DRM)FETCH2+OR1+SUB11ACLOAD (實(shí)現(xiàn)ACAC， ACACDR

14、，AC <- AC + DR')ACLOADCOM1+ OR2+ SUB12IRLOAD= FETCH36ALUS1,ALUS2與相連的有兩個(gè)控制信號(hào)ALUS1,ALUS2=0,0, 選COM1:ACAC ALUS1,ALUS2=0,1，選OR2：ACACDR；ALUS1,ALUS2=1,0，選SUB12：AC <- AC + DR'ALUS1= SUB12ALUS2= OR2緩沖器控制信號(hào)許多操作需從內(nèi)部總線上獲取數(shù)據(jù)，必須能控制緩沖器以便在合適的時(shí)間將正確的數(shù)據(jù)放到總線上，為此應(yīng)滿足如下邏輯關(guān)系。MEMBUS= FETCH2+ OR1+ SUB11PCBUS=

15、FETCH1READ= FETCH2+ OR1+ SUB11DRBUS= FETCH3+ JREL1+ OR2+ SUB12部分電路圖如下：FETCH1FETCH3ARLOADJREL1 PCLOADFETCH2 PCINCFETCH3 IRLOADFETCH2OR1SUB11DRLOADCOM1 OR2 SUB12ACLOADOR2ALUS2ALUS1SUB12FETCH2 OR1 SUB11MEMBUSFETCH2OR1 SUB11READFETCH1PCBUSFETCH3JREL1 OR2 SUB12DRBUS設(shè)計(jì)驗(yàn)證1. 程序段如下所列存貯單元:指令0: COM1: JREL 02 O

16、R 43: SUB 54 20H5: 30H2. CPU遵循狀態(tài)圖并以合適的狀態(tài)順序取出、譯碼和執(zhí)行 每條指令： COM:FETCH1FETCH2FETCH3COM1 JREL 4: FETCH1FETCH2FETCH3JREL1 OR 5: FETCH1FETCH2FETCH3OR1OR2 SUB 6: FETCH1FETCH2FETCH3SUB11SUB122. 對(duì)這段程序的一次循環(huán)的跟蹤情況（所有寄存器的初始值都是0）指令狀態(tài)有效信號(hào)所執(zhí)行的操作下一個(gè)狀態(tài)COMFETCH1PCBUS,ARLOADAR0FETCH2FETCH2READ,MEMBUS,DRLOAD,PCINCDR00H，P

17、C1FETCH3FETCH3DRBUS,ARLOAD,IRLOADIR00AR00HCOM1COM1ACLOADAC00H=FFHFETCH1指令狀態(tài)有效信號(hào)所執(zhí)行的操作下一個(gè)狀態(tài)JREL 0FETCH1PCBUS,ARLOADAR1FETCH2FETCH2READ,MEMBUS,DRLOAD,PCINCDR40HPC2FETCH3FETCH3DRBUS,ARLOAD,IRLOADIR01, AR00HJREL1JREL1DRBUS,PCLOADPC02H+00H=02HFETCH1OR 4FETCH1PCBUS,ARLOADAR2FETCH2FETCH2READ,MEMBUS,DRLOAD,

18、PCINCDR84H，PC3FETCH3FETCH3DRBUS,ARLOAD,IRLOADIR10, AR04HOR1OR1READ, MEMBUS, DRLOADDR20H；OR2OR2DRBUS,ALUS2 ACLOADACFFH20H=FFHFETCH1SUB 5FETCH1PCBUS,ARLOADAR3FETCH2FETCH2READ,MEMBUS,DRLOAD,PCINCDRC5H，PC4FETCH3FETCH3DRBUS,ARLOAD,IRLOADIR11, AR05HSUB11SUB11READ,MEMBUS,DRLOADDR30HSUB12SUB12DRBUS, ALUS1,

19、ACLOADACFFH + 30H'=2FHFETCH1用微程序控制器設(shè)計(jì)一微程序控制器的基本框圖CLK44MAPIR2S 1 MUX 0微地址寄存器（UAR）SEL UPOS ADDR4兩種可能的下址方式（由MUX實(shí)現(xiàn)選擇）S1操作碼映象（經(jīng)指令譯碼進(jìn)入下一條指令的執(zhí)行周期）S0絕對(duì)跳轉(zhuǎn)（下一條要執(zhí)行的微指令在控存內(nèi)）工作原理分析描述1） 確定微子程序的第一條指令入口地址。方法是根據(jù)取批中的最后一個(gè)狀態(tài)FETCH3，便可轉(zhuǎn)入到四條指令中任一條執(zhí)行周期的第一條微指令入口，但必須通過(guò)MAP輸入來(lái)實(shí)現(xiàn)2） 下址的確定絕對(duì)跳轉(zhuǎn)：可直接跳轉(zhuǎn)到FETCH1狀態(tài)當(dāng)前地址加1。3） 幾個(gè)參數(shù)的設(shè)定控

20、存中地址的倍數(shù)2416>9因共有9 條微指令，可用四位MUX微地址寄存器，微地址寄存器控存2416>9用四位確定UPOS的位數(shù)二 生成正確序列并設(shè)計(jì)映象邏輯1. 給有限狀態(tài)機(jī)的每一種狀態(tài)分配一個(gè)控存地址利用IR映射1 IR0來(lái)確定指令的執(zhí)行如下表IR計(jì)數(shù)值狀態(tài)001000COM1011010JREL1101100OR1111110SUB12.其余微指令的地址微程序控制器的狀態(tài)地址FETCH10FETCH21FETCH32COM1: 8JREL1：10OR1： 12OR2： 13SUB11：14 SUB12：153. 確定微指令中的選擇域和地址域，即生成正確的微指令執(zhí)行順序1）一般狀態(tài)轉(zhuǎn)換設(shè)SEL0，ADDR為下一條指令要執(zhí)行的控存號(hào)，一個(gè)微指執(zhí)行完后，從ADDR中得到下址，轉(zhuǎn)到ADDR指定的微指令2）特別狀態(tài)FETCH3下址的確定當(dāng)FETCH3執(zhí)行完后，必須到指令執(zhí)行周期的微子程序入處，根據(jù)1IR0所算出的結(jié)果三 生成正確的微操作及相應(yīng)的控制信號(hào)用水平型微指令生成微操作及用垂直型指令生成微操作本CPU采用水平型微指令生成微操作法微操作及它們的助記符助記符微操作ARPCARPCDRMDRMPCINPCPC+1IRDRIRDR7,6ARDRARDR50NOA