基于EDA的四位數(shù)碼顯示頻率計

1、 基于EDA的數(shù)字頻率計的設計摘 要在電子技術中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系，因此頻率的測量就顯得更為重要。測量頻率的方法有多種,其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以與便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。電子計數(shù)器測頻有兩種方式：一是直接測頻法，即在一定閘門時間測量被測信號的脈沖個數(shù)；二是間接測頻法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。本文闡述了用VHDL語言設計了一個簡單的數(shù)字頻率計的過程。關鍵詞EDA；VHDL；數(shù)字頻率計；波形仿真；1.1 設計要求

2、借助于FPGA/CPLD的開發(fā)技術，設計一個4位十進制數(shù)字顯示的數(shù)字式頻率計，具體要求如下：（1）4位十進制數(shù)字顯示的數(shù)字式頻率計的測量圍為1k9999KHZ，測量單位為KHZ；（2）要求量程能夠自動轉換，即幾十KHZ顯示小數(shù)點后兩位，而幾百KHZ則顯示小數(shù)點后一位；（3）當輸入信號小于1KHZ時，輸出全0，當輸入大于9999KHZ時，輸出顯示全H。1.2方案論證采用FPGA/CPLD芯片作為控制核心單元，完成各功能模塊。首先將被測信號與控制信號加在FPGA/CPLD芯片上，通過在芯片部進行各邏輯操作，完成分頻、計數(shù)與掃描顯示等功能操作，最后通過數(shù)碼管顯示結果。其原理框架圖如下圖1-2所示。F

3、PGA/CPLD被測信號數(shù)碼顯示防抖電路動態(tài)掃描鎖存模塊計數(shù)模塊各控制信號分頻模塊圖1-2 以FPGA/CPLD為核心的數(shù)字頻率計第二章 頻率計的原理與測量方法數(shù)字頻率計是直接用十進制數(shù)字顯示被測信號頻率的一種測量裝置。它以測量周期的方法對正弦波、方波、三角波的頻率進行自動的測量。所謂頻率，就是周期性信號在單位時間（1s）里變化的次數(shù)。若在一定時間間隔T測得的這個周期性信號的重復變化次數(shù)N，則其頻率可表示為f=N/T；只要知道了N和T就可以求得頻率。若設置閘門信號的時間為1S，則被測頻率就是NHz。M法是在給定的閘門時間測量被測信號的脈沖個數(shù)，進行換算得出被測信號的頻率。當頻率計正常工作時，頻

4、率為0.5Hz的閘門信號作為計數(shù)器的時鐘信號，而被測信號則作為計數(shù)器的時鐘輸入。當閘門信號為高電平是允許計數(shù)；而為低電平時，計數(shù)器停止計數(shù)，則所計的數(shù)值即為被測信號的頻率。本頻率計設計測量頻率的方法就是利用M法，首先讓被測信號與標準信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把標準時間的計數(shù)的結果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結果用LED數(shù)碼顯示管顯示出來。根據(jù)數(shù)字頻率計的基本原理，本文設計方案的基本思想是分為五個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為分頻模塊、防抖模塊、計數(shù)模塊、譯碼模塊和鎖存模塊，再加一個頂層模塊，并且分別用VHDL對其進行編程，實現(xiàn)了閘門控制

5、信號電路、防抖電路、計數(shù)電路、鎖存電路、顯示電路等。脈沖形成模 塊計數(shù)模塊譯碼顯示模塊控制模 塊量程自動切換模塊分頻模 塊鎖存信號清零使能被測信號基準信號圖2-1 頻率計測量頻率的原理圖3.1 時鐘分頻模塊本設計為滿足EDA開發(fā)板的要求，故采用32KHz的時鐘作為輸入時鐘，對其進行分頻，得到3個子時鐘，即200Hz的片選信號（動態(tài)掃描時鐘）、25Hz的防抖電路時鐘和0.5Hz的閘門信號。其實體模塊如圖3-1-1。200Hz片選信號25Hz防抖時鐘0.5Hz閘門信號32KHz圖3-1-1END TIME設置為8s加32KHz的輸入信號，其仿真波形如圖3-1-2.200Hz25Hz32KHz0.5

6、Hz圖3-1-23.2 防抖電路模塊在實際電路中按鍵會產(chǎn)生毛刺抖動，并且輸出的信號并不穩(wěn)定，故為保證電路不受毛刺的影響，并產(chǎn)生有效的信號，可加一個防抖電路來消除其影響。其實體模塊如圖3-2-1所示。圖3-2-1此模塊只有在cp2上升沿來時，若key為高電平，則imp輸出一個cp2周期的有效穩(wěn)定高電平；其它imp都輸出低電平。其仿真波形如圖3-2-2.按鍵按下為高輸出一個寬度為cp2周期的高電平25Hz時鐘輸入圖3-2-23.3 計數(shù)模塊此模塊可在閘門信號對被測信號進行計數(shù)，與4位BCD顯示結果的輸出，并自動進行量程的轉換。其實體模塊如圖3-3-1.復位信號1有效輸入<1KHz時的輸出輸入

7、>9999KHz時的輸出4位BCD顯示結果輸出與小數(shù)點的輸出標志閘門信號開關信號1有效被測信號圖3-3-1此模塊的仿真波形如圖3-3-2.enable為1，reset為0125KHz輸入0.5Hz4位BCD輸出結果與小數(shù)點標志位輸出圖3-3-23.4 鎖存模塊此模塊是將計數(shù)部分的輸出結果進行緩沖鎖存，保證結果的正確輸出顯示。即在計數(shù)部分cp3為低電平（停止計數(shù)）時，將輸出的結果進入鎖存部分，通過鎖存器將結果給譯碼顯示器。其實體模塊如圖3-4-1.鎖存結果計數(shù)模塊輸出圖3-4-1此模塊的仿真波形如圖3-4-2.可見，在cp3下降沿時，鎖存器將輸入鎖存，直接給輸出；reset為1時，可清零。

8、圖3-4-23.5 譯碼顯示模塊此模塊是對顯示部分的4位7段數(shù)碼管進行動態(tài)掃描與譯碼顯示，如此可直觀地反映被測信號的頻率。其實體模塊如圖3-5-1.數(shù)碼管位選數(shù)碼管段碼鎖存器輸出圖3-5-1此模塊的仿真波形如圖3-5-2。4位BCD輸出小數(shù)點標志位掃描時鐘信號4為位選信號加小數(shù)點8段段碼輸出圖3-5-2第四章 系統(tǒng)設計與仿真在各個子模塊設計好之后，還需要一個頂層文件將它們聯(lián)系起來，構成一個完整的系統(tǒng)，如此才能具備測頻的功能。整個系統(tǒng)的原理圖如圖4-1所示。圖4-1由于此設計的頻率計量程為1KHz9999KHz，故需對各個圍的值都進行仿真，其仿真波形如下:32KHz500Hz圖4-2 被測信號為

9、500Hz時的仿真波形注：被測信號為500Hz時，仿真結果顯示為'00111111' '00111111' '00111111' '00111111'，即“0000”。圖4-3 被測信號為1250Hz時的仿真波形注：被測信號為1250Hz時，仿真結果顯示為'10000110' '01011011' '01101101' '00111111'，即“1.250”。圖4-4 被測信號為50KHz時的仿真波形注：被測信號為50KHz時，其仿真結果顯示為'0110110

10、1' '10111111' '00111111' '00111111' ，即“50.00”。圖4-4 被測信號為125KHz時的仿真波形注：被測信號為125KHz時，其仿真結果顯示為'00000110' '01011011' '11101101' '00111111' ，即“125.0”。圖4-5 被測信號為1250KHz時的仿真波形注：被測信號為1250KHz時，其仿真結果顯示為'00000110' '01011011' '01101

11、101' '00111111' ，即“1250”。圖4-5 被測信號為1250KHz時的仿真波形注：被測信號為12MHz時，其仿真結果顯示為'01110110' '01110110' '01110110' '01110110' ，即“HHHH”。數(shù)碼管數(shù)值譯碼對應表：數(shù)值dpgfedcba00/1011111110/1000011020/1101101130/1100111140/1110011050/1110110160/1111110170/1000011180/1111111190/11101111H

12、0/11110110第五章 硬件實驗與結果5.1 硬件實驗方案將程序燒入芯片中，在EDA實驗開發(fā)板上進行實驗。其引腳鎖定如下：注：cp32m綁定32KHzEnable1綁定DK2Reset1綁定DK3Input1綁定CLK1的2KHzSel10綁定LI0Sel11綁定LI1Sel12綁定LI2Show10綁定A8Show11綁定B8Show12綁定C8Show13綁定D8Show14綁定E8Show15綁定F8Show16綁定G8Show17綁定DP8將管腳按以上綁定好，就可以在實驗板上調(diào)試了。5.2 實驗結果將程序下載到實驗板中，在enable未打開（即為0）時，可以看到數(shù)碼管并沒有數(shù)值顯示

13、（即均為0）；在置enable1為1時，可以看到顯示結果為“2.XXX”（數(shù)值不固定，有變化）；此時置reset1為1，可看到顯示結果清零；將input1接為2Hz，顯示為“0000”；將input1接為Y1（即為12MHz），顯示為“HHHH”。由于實驗板上沒有幾千KHz、幾百KHZ和幾十KHz，但根據(jù)仿真結果可知，設計是沒有問題的。從仿真和實驗結果可以看出本設計能夠對滿足設計要求量程的信號頻率進行測量。第六章 心得體會通過本次的課程設計，讓我再次深入了EDA的世界，使我對這一門學科有了更高層次的了解。在開始設計前一定要將課本上的知識吃透，因為這是做實驗的基礎，否則，設計的難度就很大，會浪費

14、很多時間。而且還要對設計的相關容積極查閱資料，對設計容要親力親為，務必將每個步驟，每個細節(jié)弄清楚，弄明白。在做好這些前奏工作后就要自己去設計了，將學到的理論知識運用到實際操作中去。通過這為期兩周的課程設計，我受益匪淺，不但鞏固了理論知識，還進一步掌握了實際操作發(fā)法。增強了自己研究問題和創(chuàng)新意識的能力。在課設中可以用充實和繁忙來形容了，每天都奔波在寢室與實驗室之間。之所以充實是在課堂上學到的東西都有了用武之地。有些更是自己在圖書館查找資料，網(wǎng)上搜索，同學討論，老師講解中學習了解到的。鞏固和提升了自己的知識水平。這兩周也可以用沮喪和歡喜來形容，當面臨一個個難題是，絞盡腦汁也束手無策時，心里真的好難

15、受，感覺好失敗。但最終將它們解決時，那又是多么歡喜。在這期間，我還明白了，只有腳踏實地、認真嚴謹、實事才能夠在每一步中得到真正的收獲。這也是我在這次課設中最大的收益。我想這是一次意志的磨練，是對我實際能力的一次提升，也會對我未來的學習和工作有很大的幫助。讀萬卷書，行萬里路。我要學習與實踐相結合，而且我本來就是學電子的，只有在實踐中去鞏固和理解學到的知識，才能真正地掌握它，才能在以后的工作中發(fā)揮作用。參考文獻1EDA技術實用教程 科學 松 黃繼業(yè)2數(shù)字電路EDA入門-VHDL程序實例集 郵電大學 亦華3VHDL應用與開發(fā)實踐 科學 甘歷4CPLD/FPGA應用開發(fā)技術與工程實踐 人民郵電 5FP

16、GA系統(tǒng)設計與實踐 電子工業(yè) 黃智偉附錄：程序代碼：-頂層模塊-Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity total isport(cp32m:in std_logic;-32KHz時鐘信號 enable1:in std_logic;-開關信號 input1:in std_logic;-輸入被測信號 reset1:in std_logic;-復位信號 sel1:out std_logic_vector(2 downto 0);-輸入片選信號 show1:out std_logic_

17、vector(7 downto 0);-輸出七位數(shù)碼管顯示end total;architecture content of total issignal cp_1,cp_2,cp_3:std_logic;signal reset_1:std_logic;signal overflow_1,low_1:std_logic;signal play0_1,play1_1,play2_1,play3_1:integer range 0 to 9;signal overlatch_1,lowlatch_1:std_logic;signal p0_1,p1_1,p2_1,p3_1:integer ran

18、ge 0 to 9;signal decimal_1:std_logic_vector(3 downto 0);signal de1:std_logic_vector(3 downto 0);component dividefre4 isport(cp_32m:in std_logic;cp1:out std_logic;cp2:out std_logic;cp3:out std_logic);end component;component debounce isport(key:in std_logic; cp2:in std_logic; imp:out std_logic);end co

19、mponent;component fretest isport(enable,cp3,input,reset:in std_logic;overflow,low:out std_logic;play0,play1,play2,play3:out integer range 0 to 9;decimal:out std_logic_vector(3 downto 0);end component;component frelatch isport(reset:in std_logic; cp3:in std_logic;overflow:in std_logic;low:in std_logi

20、c;play0,play1,play2,play3:in integer range 0 to 9;decimal:in std_logic_vector(3 downto 0);overlatch:out std_logic;lowlatch:out std_logic;p0latch,p1latch,p2latch,p3latch:out integer range 0 to 9;delatch:out std_logic_vector(3 downto 0);end component;component display isport(cp1:in std_logic;low:in st

21、d_logic;overflow:in std_logic;de:in std_logic_vector(3 downto 0);p0,p1,p2,p3:in integer range 0 to 9;show:out std_logic_vector(7 downto 0);sel:out std_logic_vector(2 downto 0);end component;beginu1:dividefre4 port map(cp_32m=>cp32m,cp1=>cp_1,cp2=>cp_2,cp3=>cp_3);u2:debounce port map(key=

22、>reset1,cp2=>cp_2,imp=>reset_1);u3:fretest port map(enable=>enable1,cp3=>cp_3,input=>input1,reset=>reset_1,overflow=>overflow_1,low=>low_1,play0=>play0_1,play1=>play1_1,play2=>play2_1,play3=>play3_1,decimal=>decimal_1);u4:frelatch port map(reset=>reset_1,

23、cp3=>cp_3,overflow=>overflow_1,low=>low_1,play0=>play0_1,play1=>play1_1,play2=>play2_1,play3=>play3_1,decimal=>decimal_1,overlatch=>overlatch_1,lowlatch=>lowlatch_1,p0latch=>p0_1,p1latch=>p1_1,p2latch=>p2_1,p3latch=>p3_1,delatch=>de1);u5:display port map(

24、cp1=>cp_1,low=>lowlatch_1,overflow=>overlatch_1,p0=>p0_1,p1=>p1_1,p2=>p2_1,p3=>p3_1,show=>show1,sel=>sel1,de=>de1);end content;-分頻模塊-Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;Entity dividefre4 Isport(cp_32m:in std_logic; cp1:out std_logic;-2

25、00Hz片選信號 cp2:out std_logic;-25Hz防抖動電路周期信號 cp3:out std_logic);-0.5Hz閘門信號end dividefre4;architecture behavior of dividefre4 issignal tout:integer range 0 to 80;signal tout1:integer range 0 to 7;signal tout2:integer range 0 to 400;signal cp_1:std_logic;signal cp_2:std_logic;signal cp_3:std_logic;signal

26、 cp:std_logic;beginprocess(cp_32m)-80分頻，分到400Hzbeginif(cp_32m'event and cp_32m='1') thenif tout=79 thentout<=0;else tout<=tout+1;end if;if tout=39 thencp<='0'else cp<='1'end if;end if;end process;process(cp)-200Hzbeginif(cp'event and cp='1') thencp

27、_1<=not cp_1;end if;end process;process(cp_1)beginif(cp_1'event and cp_1='1') thenif tout1=7 then tout1<=0;else tout1<=tout1+1;end if;if tout1=3 thencp_2<='1'elsif tout1=7 then cp_2<='0'-cp_2得到25Hzend if;if tout2=399 then tout2<=0;else tout2<=tout2+1;

28、end if;if tout2=399 thencp_3<='1'elsif tout2=199 then cp_3<='0'-cp_3得到0.5Hzend if;end if;end process;cp1<=cp_1;cp2<=cp_2;cp3<=cp_3;end behavior;-防抖模塊-Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;Entity debounce i

29、sport(key,cp2:in std_logic;imp:out std_logic);end debounce;architecture base of debounce issignal q1,q2:std_logic;beginprocess(cp2)beginif cp2'event and cp2='1' thenq2<=q1;q1<=key;end if;end process;imp<=q1 and not q2;end base;-計數(shù)模塊-Library ieee;use ieee.std_logic_1164.all;use i

30、eee.std_logic_signed.all;Entity fretest Isport(enable:in std_logic;-開關信號 cp3:in std_logic;-閘門信號 input:in std_logic;-被測信號 reset:in std_logic;-復位信號overflow:out std_logic;-輸入大于9999KHz信號的輸出low:out std_logic;-輸入小于1KHz信號的輸出play0,play1,play2,play3:out integer range 0 to 9;-4位BCD顯示結果輸出decimal:out std_logic_

31、vector(3 downto 0);-小數(shù)點輸出end fretest;architecture behavior of fretest issignal r0_1,r1_1,r2_1,r3_1,r4_1,r5_1,r6_1:integer range 0 to 9;beginprocess(input,enable,reset)beginif enable='0' then null;elsif(input'event and input='1') thenif reset='1' then-復位信號為'1'時，輸出全

32、為0overflow<='0'r0_1<=0;r1_1<=0;r2_1<=0;r3_1<=0;r4_1<=0;r5_1<=0;r6_1<=0;elsif cp3='0' then-當閘門處于低電平'0'時，輸出為全0overflow<='0'r0_1<=0;r1_1<=0;r2_1<=0;r3_1<=0;r4_1<=0;r5_1<=0;r6_1<=0;elser0_1<=r0_1+1;if(r0_1=9) then r1_1<

33、;=r1_1+1;r0_1<=0;if(r1_1=9) then r2_1<=r2_1+1;r1_1<=0;if(r2_1=9) then r3_1<=r3_1+1;r2_1<=0;if(r3_1=9) then r4_1<=r4_1+1;r3_1<=0;if(r4_1=9) then r5_1<=r5_1+1;r4_1<=0;if(r5_1=9) then r6_1<=r6_1+1;r5_1<=0;if(r6_1=9) then r6_1<=0;-當計到第七位仍不夠時，溢出為1，即輸入大于9999KHzoverflow&

34、lt;='1'end if;end if;end if;end if;end if;end if;end if;if(r6_1=0 and r5_1=0 and r4_1=0 and r3_1=0) then-當高四位都為0時，即輸入信號小于1KHzlow<='1'else low<='0'end if;end if;end if;end process;process(r6_1,r5_1,r4_1)beginif(r6_1=0 and r5_1=0 and r4_1=0) then-輸出為#.#KHzplay0<=r0_1;p

35、lay1<=r1_1;play2<=r2_1;play3<=r3_1;decimal<="1000"elsif(r6_1=0 and r5_1=0 and r4_1>0) then-輸出為#.#KHzplay0<=r1_1;play1<=r2_1;play2<=r3_1;play3<=r4_1;decimal<="0100"elsif(r6_1=0 and r5_1>0) then-輸出為#.#KHzplay0<=r2_1;play1<=r3_1;play2<=r4_1;

36、play3<=r5_1;decimal<="0010"else-輸出為#KHzplay0<=r3_1;play1<=r4_1;play2<=r5_1;play3<=r6_1;decimal<="0000"end if;end process;end behavior;-鎖存模塊-Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;Entity frelatch Isport(reset:in std_logic;-復位信號

37、cp3:in std_logic;-閘門信號 overflow:in std_logic;-各項輸入 low:in std_logic;play0,play1,play2,play3:in integer range 0 to 9;decimal:in std_logic_vector(3 downto 0);overlatch:out std_logic;-鎖存后的各項輸出lowlatch:out std_logic;p0latch,p1latch,p2latch,p3latch:out integer range 0 to 9;delatch:out std_logic_vector(3

38、downto 0);end frelatch;architecture behavior of frelatch isbeginprocess(cp3,reset)beginif reset='1' then-reset為1時置零overlatch<='0'lowlatch<='0'p0latch<=0;p1latch<=0;p2latch<=0;p3latch<=0;delatch<=decimal;elsif cp3'event and cp3='0' then-當閘門處于下降

39、沿時，將此時計數(shù)模塊的各項輸出值鎖存overlatch<=overflow;lowlatch<=low;p0latch<=play0;p1latch<=play1;p2latch<=play2;p3latch<=play3;delatch<=decimal;end if;end process;end behavior;-掃描顯示模塊-Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity display isport(cp1:in std_logic;

40、-200Hz信號low:in std_logic;-輸入小于1KHz的信號overflow:in std_logic;-輸入大于9999KHz的信號de:in std_logic_vector(3 downto 0);-小數(shù)點輸入p0,p1,p2,p3:in integer range 0 to 9;-輸入信號show:out std_logic_vector(7 downto 0);-七位數(shù)碼管輸出信號sel:out std_logic_vector(2 downto 0);-片選信號end display;architecture behavior of display issignal

41、count:integer range 0 to 3;signal sel_1:std_logic_vector(2 downto 0);beginprocess(cp1)beginif(cp1'event and cp1='1') thenif count=3 then count<=0;elsecount<=count+1;end if;end if;end process;process(count)begincase count iswhen 0 => sel_1<="000"when 1 => sel_1<

42、;="001"when 2 => sel_1<="010"when 3 => sel_1<="011"end case;end process;process(low,overflow)beginif(low='1') then show<="00111111"elsif(overflow='1') then show<="01110110"elsif(sel_1="000") thencase p0 isw

43、hen 0 => show<="00111111"when 1 => show<="00000110"when 2 => show<="01011011"when 3 => show<="01001111"when 4 => show<="01100110"when 5 => show<="01101101"when 6 => show<="01111101"when 7

44、=> show<="00000111"when 8 => show<="01111111"when 9 => show<="01101111"end case;elsif(sel_1="001") thenif de="0010" thencase p1 iswhen 0 => show<="10111111"when 1 => show<="10000110"when 2 => show&

45、lt;="11011011"when 3 => show<="11001111"when 4 => show<="11100110"when 5 => show<="11101101"when 6 => show<="11111101"when 7 => show<="10000111"when 8 => show<="11111111"when 9 => show<=&q

46、uot;11101111"end case;elsecase p1 iswhen 0 => show<="00111111"when 1 => show<="00000110"when 2 => show<="01011011"when 3 => show<="01001111"when 4 => show<="01100110"when 5 => show<="01101101"when 6

47、=> show<="01111101"when 7 => show<="00000111"when 8 => show<="01111111"when 9 => show<="01101111"end case;end if;elsif(sel_1="010") thenif de="0100" thencase p2 iswhen 0 => show<="10111111"when 1 => show<="10000110"when 2 => show<="11011011"when 3 => show<="11001111"when 4 => show<="11100110"when 5 => show<="11101101"when 6 => show<="11111101&quo