pads高速布線(xiàn)規(guī)則

1、nni*NiltnonMMJi伽UHDO7也一UtiD叫：圖 21LE 總域星口彝理悵鄧刖屈-F.F,-.國(guó) 3XaW 示例電源、地線(xiàn)的處理既使在整個(gè) PCB 板中的布線(xiàn)完成得都很好，但由于電源、地線(xiàn)的考慮不周到而引起的干擾，會(huì)使產(chǎn)品的性能下降，有時(shí)甚至影響到產(chǎn)品的成功率。所以對(duì)電、地線(xiàn)的布線(xiàn)要認(rèn)真對(duì)待，把電、地線(xiàn)所產(chǎn)生的噪音干擾降到最低限度，以保證產(chǎn)品的質(zhì)量。對(duì)每個(gè)從事電子產(chǎn)品設(shè)計(jì)的工程人員來(lái)說(shuō)都明白地線(xiàn)與電源線(xiàn)之間噪音所產(chǎn)生的原因，現(xiàn)只對(duì)降低式抑制噪音作以表述：(1)、眾所周知的是在電源、地線(xiàn)之間加上去耦電容。(2)、盡量加寬電源、地線(xiàn)寬度，最好是地線(xiàn)比電源線(xiàn)寬，它們的關(guān)系是：地線(xiàn)電源線(xiàn)信

2、號(hào)線(xiàn)，通常信號(hào)線(xiàn)寬為：0.20.3mm,最經(jīng)細(xì)寬度可達(dá) 0.050.07mm,電源線(xiàn)為 1.22.5mm對(duì)數(shù)字電路的 PCB 可用寬的地導(dǎo)線(xiàn)組成一個(gè)回路，即構(gòu)成一個(gè)地網(wǎng)來(lái)使用（模擬電路的地不能這樣使用）（3）、用大面積銅層作地線(xiàn)用，在印制板上把沒(méi)被用上的地方都與地相連接作為地線(xiàn)用?；蚴亲龀啥鄬影?，電源，地線(xiàn)各占用一層。2 數(shù)字電路與模擬電路的共地處理現(xiàn)在有許多 PCB 不再是單一功能電路（數(shù)字或模擬電路），而是由數(shù)字電路和模擬電路混合構(gòu)成的。因此在布線(xiàn)時(shí)就需要考慮它們之間互相干擾問(wèn)題，特別是地線(xiàn)上的噪音干擾。數(shù)字電路的頻率高，模擬電路的敏感度強(qiáng)，對(duì)信號(hào)線(xiàn)來(lái)說(shuō)，高頻的信號(hào)線(xiàn)盡可能遠(yuǎn)離敏感的模擬電

3、路器件，對(duì)地線(xiàn)來(lái)說(shuō)，整個(gè) PCB 對(duì)外界只有一個(gè)結(jié)點(diǎn)，所以必須在 PCB 內(nèi)部進(jìn)行處理數(shù)、模共地的問(wèn)題，而在板內(nèi)部數(shù)字地和模擬地實(shí)際上是分開(kāi)的它們之間互不相連，只是在 PCB 與外界連接的接口處（如插頭等）。數(shù)字地與模擬地有一點(diǎn)短接，請(qǐng)注意，只有一個(gè)連接點(diǎn)。也有在 PCB 上不共地的，這由系統(tǒng)設(shè)計(jì)來(lái)決定。3 信號(hào)線(xiàn)布在電（地）層上在多層印制板布線(xiàn)時(shí)，由于在信號(hào)線(xiàn)層沒(méi)有布完的線(xiàn)剩下已經(jīng)不多，再多加層數(shù)就會(huì)造成浪費(fèi)也會(huì)給生產(chǎn)增加一定的工作量，成本也相應(yīng)增加了，為解決這個(gè)矛盾，可以考慮在電（地）層上進(jìn)行布線(xiàn)。首先應(yīng)考慮用電源層，其次才是地層。因?yàn)樽詈檬潜Ａ舻貙拥耐暾浴? 大面積導(dǎo)體中連接腿的處理在

4、大面積的接地（電）中，常用元器件的腿與其連接，對(duì)連接腿的處理需要進(jìn)行綜合的考慮，就電氣性能而言，元件腿的焊盤(pán)與銅面滿(mǎn)接為好，但對(duì)元件的焊接裝配就存在一些不良隱患如：焊接需要大功率加熱器。容易造成虛焊點(diǎn)。所以兼顧電氣性能與工藝需要，做成十字花焊盤(pán)，稱(chēng)之為熱隔離（heatshield）俗稱(chēng)熱焊盤(pán)（Thermal）,這樣，可使在焊接時(shí)因截面過(guò)分散熱而產(chǎn)生虛焊點(diǎn)的可能性大大減少。多層板的接電（地）層腿的處理相同。5 布線(xiàn)中網(wǎng)絡(luò)系統(tǒng)的作用在許多 CAD 系統(tǒng)中，布線(xiàn)是依據(jù)網(wǎng)絡(luò)系統(tǒng)決定的。網(wǎng)格過(guò)密，通路雖然有所增加，但步進(jìn)太小，圖場(chǎng)的數(shù)據(jù)量過(guò)大，這必然對(duì)設(shè)備的存貯空間有更高的要求，同時(shí)也對(duì)象計(jì)算機(jī)類(lèi)電子產(chǎn)

5、品的運(yùn)算速度有極大的影響。而有些通路是無(wú)效的，如被元件腿的焊盤(pán)占用的或被安裝孔、定們孔所占用的等。網(wǎng)格過(guò)疏，通路太少對(duì)布通率的影響極大。所以要有一個(gè)疏密合理的網(wǎng)格系統(tǒng)來(lái)支持布線(xiàn)的進(jìn)行。標(biāo)準(zhǔn)元器件兩腿之間的距離為 0.1 英寸（2.54mm）,所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為 0.1 英寸（2.54mm）或小于 0.1 英寸的整倍數(shù)，如：0.05 英寸、0.025 英寸、0.02 英寸等。6 設(shè)計(jì)規(guī)則檢查（DRC）布線(xiàn)設(shè)計(jì)完成后，需認(rèn)真檢查布線(xiàn)設(shè)計(jì)是否符合設(shè)計(jì)者所制定的規(guī)則，同時(shí)也需確認(rèn)所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求，一般檢查有如下幾個(gè)方面：（1）、線(xiàn)與線(xiàn)，線(xiàn)與元件焊盤(pán)，線(xiàn)與貫通孔，元件焊

6、盤(pán)與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿(mǎn)足生產(chǎn)要求。（2）、電源線(xiàn)和地線(xiàn)的寬度是否合適，電源與地線(xiàn)之間是否緊耦合（低的波阻抗）？在 PCB 中是否還有能讓地線(xiàn)加寬的地方。（3）、對(duì)于關(guān)鍵的信號(hào)線(xiàn)是否采取了最佳措施，如長(zhǎng)度最短，加保護(hù)線(xiàn)，輸入線(xiàn)及輸出線(xiàn)被明顯地分開(kāi)。（4）、模擬電路和數(shù)字電路部分，是否有各自獨(dú)立的地線(xiàn)。（5）后加在 PCB 中的圖形（如圖標(biāo)、注標(biāo)）是否會(huì)造成信號(hào)短路。（6）對(duì)一些不理想的線(xiàn)形進(jìn)行修改。（7）、在 PCB 上是否加有工藝線(xiàn)？阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標(biāo)志是否壓在器件焊盤(pán)上，以免影響電裝質(zhì)量。（8）、多層板中的電源地層的外框邊緣是否

7、縮小，如電源地層的銅箔露出板外容易造成短路。第二篇 PCB 布局在設(shè)計(jì)中，布局是一個(gè)重要的環(huán)節(jié)。布局結(jié)果的好壞將直接影響布線(xiàn)的效果，因此可以這樣認(rèn)為，合理的布局是 PCB 設(shè)計(jì)成功的第一步。布局的方式分兩種，一種是交互式布局，另一種是自動(dòng)布局，一般是在自動(dòng)布局的基礎(chǔ)上用交互式布局進(jìn)行調(diào)整，在布局時(shí)還可根據(jù)走線(xiàn)的情況對(duì)門(mén)電路進(jìn)行再分配，將兩個(gè)門(mén)電路進(jìn)行交換，使其成為便于布線(xiàn)的最佳布局。在布局完成后，還可對(duì)設(shè)計(jì)文件及有關(guān)信息進(jìn)行返回標(biāo)注于原理圖，使得 PCB 板中的有關(guān)信息與原理圖相一致，以便在今后的建檔、更改設(shè)計(jì)能同步起來(lái)，同時(shí)對(duì)模擬的有關(guān)信息進(jìn)行更新，使得能對(duì)電路的電氣性能及功能進(jìn)行板級(jí)驗(yàn)證。

8、考慮整體美觀一個(gè)產(chǎn)品的成功與否，一是要注重內(nèi)在質(zhì)量，二是兼顧整體的美觀，兩者都較完美才能認(rèn)為該產(chǎn)品是成功的。在一個(gè) PCB 板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。布局的檢查印制板尺寸是否與加工圖紙尺寸相符？能否符合 PCB 制造工藝要求？有無(wú)定位標(biāo)記？元件在二維、三維空間上有無(wú)沖突？元件布局是否疏密有序，排列整齊？是否全部布完？需經(jīng)常更換的元件能否方便的更換？插件板插入設(shè)備是否方便？熱敏元件與發(fā)熱元件之間是否有適當(dāng)?shù)木嚯x？調(diào)整可調(diào)元件是否方便？在需要散熱的地方，裝了散熱器沒(méi)有？空氣流是否通暢？信號(hào)流程是否順暢且互連最短？插頭、插座等與機(jī)械設(shè)計(jì)是否矛盾？線(xiàn)路的干擾問(wèn)題是否有

9、所考慮？第三篇高速 PCB 設(shè)計(jì)（一）、電子系統(tǒng)設(shè)計(jì)所面臨的挑戰(zhàn)隨著系統(tǒng)設(shè)計(jì)復(fù)雜性和集成度的大規(guī)模提高，電子系統(tǒng)設(shè)計(jì)師們正在從事 100MHz 以上的電路設(shè)計(jì)，總線(xiàn)的工作頻率也已經(jīng)達(dá)到或者超過(guò) 50MHZ,有的甚至超過(guò) 100MHZ。目前約 50%的設(shè)計(jì)的時(shí)鐘頻率超過(guò) 50MHz,將近 20%的設(shè)計(jì)主頻超過(guò) 120MHz。當(dāng)系統(tǒng)工作在 50MHz 時(shí)，將產(chǎn)生傳輸線(xiàn)效應(yīng)和信號(hào)的完整性問(wèn)題；而當(dāng)系統(tǒng)時(shí)鐘達(dá)到 120MHz時(shí)，除非使用高速電路設(shè)計(jì)知識(shí)，否則基于傳統(tǒng)方法設(shè)計(jì)的 PCB 將無(wú)法工作。因此，高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須采取的設(shè)計(jì)手段。只有通過(guò)使用高速電路設(shè)計(jì)師的設(shè)計(jì)技術(shù)，才能

10、實(shí)現(xiàn)設(shè)計(jì)過(guò)程的可控性。（二）、什么是高速電路通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過(guò) 45MHz50MHz,而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)一定的份量（比如說(shuō) 1/3）,就稱(chēng)為高速電路。實(shí)際上，信號(hào)邊沿的諧波頻率比信號(hào)本身的頻率高，是信號(hào)快速變化的上升沿與下降沿（或稱(chēng)信號(hào)的跳變）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線(xiàn)傳播延時(shí)大于1/2 數(shù)字信號(hào)驅(qū)動(dòng)端的上升時(shí)間，則認(rèn)為此類(lèi)信號(hào)是高速信號(hào)并產(chǎn)生傳輸線(xiàn)效應(yīng)。信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于 1/2 的上升或下降時(shí)間，那么來(lái)自接收端的反射信號(hào)將

11、在信號(hào)改變狀態(tài)之前到達(dá)驅(qū)動(dòng)端。反之，反射信號(hào)將在信號(hào)改變狀態(tài)之后到達(dá)驅(qū)動(dòng)端。如果反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)改變邏輯狀態(tài)。（三）、高速信號(hào)的確定上面我們定義了傳輸線(xiàn)效應(yīng)發(fā)生的前提條件，但是如何得知線(xiàn)延時(shí)是否大于 1/2 驅(qū)動(dòng)端的信號(hào)上升時(shí)間？一般地，信號(hào)上升時(shí)間的典型值可通過(guò)器件手冊(cè)給出，而信號(hào)的傳播時(shí)間在 PCB 設(shè)計(jì)中由實(shí)際布線(xiàn)長(zhǎng)度決定。下圖為信號(hào)上升時(shí)間和允許的布線(xiàn)長(zhǎng)度（延時(shí)）的對(duì)應(yīng)關(guān)系。PCB 板上每單位英寸的延時(shí)為 0.167ns.。但是，如果過(guò)孔多，器件管腳多，網(wǎng)線(xiàn)上設(shè)置的約束多，延時(shí)將增大。通常高速邏輯器件的信號(hào)上升時(shí)間大約為 0.2ns。如果板上有 GaAs芯片，則最大布

12、線(xiàn)長(zhǎng)度為 7.62mm。設(shè) Tr 為信號(hào)上升時(shí)間， Tpd 為信號(hào)線(xiàn)傳播延時(shí)。 如果 TrR4Tpd,信號(hào)落在安全區(qū)域。 如果 2TpdRTO4Tpd,信號(hào)落在不確定區(qū)域。如果 Trw2Tpd,信號(hào)落在問(wèn)題區(qū)域。對(duì)于落在不確定區(qū)域及問(wèn)題區(qū)域的信號(hào)，應(yīng)該使用高速布線(xiàn)方法。（四）、什么是傳輸線(xiàn)PCB 板上的走線(xiàn)可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值 0.25-0.55ohms/foot,因?yàn)榻^緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的 PCB 連線(xiàn)中之后，連線(xiàn)上的最終阻抗稱(chēng)為特征阻抗 Zoo 線(xiàn)徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特

13、征阻抗就越小。如果傳輸線(xiàn)和接收端的阻抗不匹配，那么輸出的電流信號(hào)和信號(hào)最終的穩(wěn)定狀態(tài)將不同，這就引起信號(hào)在接收端產(chǎn)生反射，這個(gè)反射信號(hào)將傳回信號(hào)發(fā)射端并再次反射回來(lái)。隨著能量的減弱反射信號(hào)的幅度將減小，直到信號(hào)的電壓和電流達(dá)到穩(wěn)定。這種效應(yīng)被稱(chēng)為振蕩，信號(hào)的振蕩在信號(hào)的上升沿和下降沿經(jīng)?？梢钥吹?。（五）、傳輸線(xiàn)效應(yīng)基于上述定義的傳輸線(xiàn)模型，歸納起來(lái)，傳輸線(xiàn)會(huì)對(duì)整個(gè)電路設(shè)計(jì)帶來(lái)以下效應(yīng)。?反射信號(hào) Reflectedsignals?延時(shí)和時(shí)序錯(cuò)誤 Delay&Timingerrors?多次跨越邏輯電平門(mén)限錯(cuò)誤 FalseSwitching?過(guò)沖與下沖 Overshoot/Undersho

14、ot?串?dāng)_ InducedNoise（orcrosstalk）?電磁輻射 EMIradiation5.1 反射信號(hào)如果一根走線(xiàn)沒(méi)有被正確終結(jié)（終端匹配），那么來(lái)自于驅(qū)動(dòng)端的信號(hào)脈沖在接收端被反射，從而引發(fā)不可預(yù)期效應(yīng)，使信號(hào)輪廓失真。當(dāng)失真變形非常顯著時(shí)可導(dǎo)致多種錯(cuò)誤，引起設(shè)計(jì)失敗。同時(shí)，失真變形的信號(hào)對(duì)噪聲的敏感性增加了，也會(huì)引起設(shè)計(jì)失敗。如果上述情況沒(méi)有被足夠考慮，EMI 將顯著增加，這就不單單影響自身設(shè)計(jì)結(jié)果，還會(huì)造成整個(gè)系統(tǒng)的失敗。反射信號(hào)產(chǎn)生的主要原因：過(guò)長(zhǎng)的走線(xiàn)；未被匹配終結(jié)的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。5.2 延時(shí)和時(shí)序錯(cuò)誤信號(hào)延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為：信號(hào)在邏輯電平的高與低

15、門(mén)限之間變化時(shí)保持一段時(shí)間信號(hào)不跳變。過(guò)多的信號(hào)延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂。通常在有多個(gè)接收端時(shí)會(huì)出現(xiàn)問(wèn)題。電路設(shè)計(jì)師必須確定最壞情況下的時(shí)間延時(shí)以確保設(shè)計(jì)的正確性。信號(hào)延時(shí)產(chǎn)生的原因：驅(qū)動(dòng)過(guò)載，走線(xiàn)過(guò)長(zhǎng)。5.3 多次跨越邏輯電平門(mén)限錯(cuò)誤信號(hào)在跳變的過(guò)程中可能多次跨越邏輯電平門(mén)限從而導(dǎo)致這一類(lèi)型的錯(cuò)誤。多次跨越邏輯電平門(mén)限錯(cuò)誤是信號(hào)振蕩的一種特殊的形式，即信號(hào)的振蕩發(fā)生在邏輯電平門(mén)限附近，多次跨越邏輯電平門(mén)限會(huì)導(dǎo)致邏輯功能紊亂。反射信號(hào)產(chǎn)生的原因：過(guò)長(zhǎng)的走線(xiàn)，未被終結(jié)的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。5.4 過(guò)沖與下沖過(guò)沖與下沖來(lái)源于走線(xiàn)過(guò)長(zhǎng)或者信號(hào)變化太快兩方面的原因。雖然大多

16、數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元件電源電壓范圍，損壞元器件。5.5 串?dāng)_串?dāng)_表現(xiàn)為在一根信號(hào)線(xiàn)上有信號(hào)通過(guò)時(shí)，在 PCB 板上與之相鄰的信號(hào)線(xiàn)上就會(huì)感應(yīng)出相關(guān)的信號(hào)，我們稱(chēng)之為串?dāng)_。信號(hào)線(xiàn)距離地線(xiàn)越近，線(xiàn)間距越大，產(chǎn)生的串?dāng)_信號(hào)越小。異步信號(hào)和時(shí)鐘信號(hào)更容易產(chǎn)生串?dāng)_。因此解串?dāng)_的方法是移開(kāi)發(fā)生串?dāng)_的信號(hào)或屏蔽被嚴(yán)重干擾的信號(hào)。5.6 電磁輻射EMI(Electro-MagneticInterference)即電磁干擾，產(chǎn)生的問(wèn)題包含過(guò)量的電磁輻射及對(duì)電磁輻射的敏感 T 兩方面。EMI 表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，會(huì)對(duì)周?chē)h(huán)境輻射電磁波，從而干擾周?chē)h(huán)境中電子設(shè)備

17、的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線(xiàn)不合理。目前已有進(jìn)行 EMI 仿真的軟件工具，但 EMI 仿真器都很昂貴，仿真參數(shù)和邊界條件設(shè)置又很困難， 這將直接影響仿真結(jié)果的準(zhǔn)確性和實(shí)用性。 最通常的做法是將控制 EMI 的各項(xiàng)設(shè)計(jì)規(guī)則應(yīng)用在設(shè)計(jì)的每一環(huán)節(jié)，實(shí)現(xiàn)在設(shè)計(jì)各環(huán)節(jié)上的規(guī)則驅(qū)動(dòng)和控制。(六)、避免傳輸線(xiàn)效應(yīng)的方法針對(duì)上述傳輸線(xiàn)問(wèn)題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。嚴(yán)格控制關(guān)鍵網(wǎng)線(xiàn)的走線(xiàn)長(zhǎng)度如果設(shè)計(jì)中有高速跳變的邊沿，就必須考慮到在 PCB 板上存在傳輸線(xiàn)效應(yīng)的問(wèn)題?，F(xiàn)在普遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。解決這個(gè)問(wèn)題有一些基本原

18、則：如果采用 CMOS 或 TTL 電路進(jìn)行設(shè)計(jì)，工作頻率小于 10MHz，布線(xiàn)長(zhǎng)度應(yīng)不大于 7 英寸。工作頻率在 50MHz布線(xiàn)長(zhǎng)度應(yīng)不大于 1.5英寸。 如果工作頻率達(dá)到或超過(guò) 75MHz布線(xiàn)長(zhǎng)度應(yīng)在 1英寸。對(duì)于 GaAs 芯片最大的布線(xiàn)長(zhǎng)度應(yīng)為 0.3 英寸。如果超過(guò)這個(gè)標(biāo)準(zhǔn)，就存在傳輸線(xiàn)的問(wèn)題。合理規(guī)劃走線(xiàn)的拓?fù)浣Y(jié)構(gòu)解決傳輸線(xiàn)效應(yīng)的另一個(gè)方法是選擇正確的布線(xiàn)路徑和終端拓?fù)浣Y(jié)構(gòu)。走線(xiàn)的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線(xiàn)的布線(xiàn)順序及布線(xiàn)結(jié)構(gòu)。當(dāng)使用高速邏輯器件時(shí)，除非走線(xiàn)分支長(zhǎng)度保持很短，否則邊沿快速變化的信號(hào)將被信號(hào)主干走線(xiàn)上的分支走線(xiàn)所扭曲。通常情形下，PCB 走線(xiàn)采用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈(

19、DaisyChain)布線(xiàn)和星形(Star)分布。對(duì)于菊花鏈布線(xiàn)，布線(xiàn)從驅(qū)動(dòng)端開(kāi)始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來(lái)改變信號(hào)特性，串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動(dòng)端。在控制走線(xiàn)的高次諧波干擾方面，菊花鏈走線(xiàn)效果最好。但這種走線(xiàn)方式布通率最低，不容易 100%布通。實(shí)際設(shè)計(jì)中，我們是使菊花鏈布線(xiàn)中分支長(zhǎng)度盡可能短，安全的長(zhǎng)度值應(yīng)該是：StubDelay=Trt*0.1.例如，高速 TTL 電路中的分支端長(zhǎng)度應(yīng)小于 1.5 英寸。這種拓?fù)浣Y(jié)構(gòu)占用的布線(xiàn)空間較小并可用單一電阻匹配終結(jié)。但是這種走線(xiàn)結(jié)構(gòu)使得在不同的信號(hào)接收端信號(hào)的接收是不同步的。星形拓?fù)浣Y(jié)構(gòu)可以有效的避免時(shí)鐘信號(hào)的不同步問(wèn)題，但在密度很

20、高的 PCB 板上手工完成布線(xiàn)十分困難。采用自動(dòng)布線(xiàn)器是完成星型布線(xiàn)的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應(yīng)和連線(xiàn)的特征阻抗相匹配。這可通過(guò)手工計(jì)算，也可通過(guò) CAD 工具計(jì)算出特征阻抗值和終端匹配電阻值。在上面的兩個(gè)例子中使用了簡(jiǎn)單的終端電阻，實(shí)際中可選擇使用更復(fù)雜的匹配終端。第一種選擇是 RC 匹配終端。RC 匹配終端可以減少功率消耗，但只能使用于信號(hào)工作比較穩(wěn)定的情況。這種方式最適合于對(duì)時(shí)鐘線(xiàn)信號(hào)進(jìn)行匹配處理。其缺點(diǎn)是 RC 匹配終端中的電容可能影響信號(hào)的形狀和傳播速度。串聯(lián)電阻匹配終端不會(huì)產(chǎn)生額外的功率消耗，但會(huì)減慢信號(hào)的傳輸。這種方式用于時(shí)間延遲影響不大的總線(xiàn)驅(qū)動(dòng)電路

21、。串聯(lián)電阻匹配終端的優(yōu)勢(shì)還在于可以減少板上器件的使用數(shù)量和連線(xiàn)密度。最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點(diǎn)是不會(huì)拉低信號(hào)，并且可以很好的避免噪聲。典型的用于 TTL 輸入信號(hào)(ACT,HCT,FAST)。此外，對(duì)于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常 SMD 表面貼裝電阻比通孔元件具有較低的電感，所以 SMD 封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長(zhǎng)的垂直安裝會(huì)增加電阻的電感。水平安裝方式因安裝較低有更

22、低的電感。但過(guò)熱的電阻會(huì)出現(xiàn)漂移，在最壞的情況下電阻成為開(kāi)路，造成 PCB 走線(xiàn)終結(jié)匹配失效，成為潛在的失敗因素。抑止電磁干擾的方法很好地解決信號(hào)完整性問(wèn)題將改善 PCB 板的電磁兼容性(EMC)。其中非常重要的是保證 PCB 板有很好的接地。對(duì)復(fù)雜的設(shè)計(jì)采用一個(gè)信號(hào)層配一個(gè)地線(xiàn)層是十分有效的方法。此外，使電路板的最外層信號(hào)的密度最小也是減少電磁輻射的好方法，這種方法可采用表面積層技術(shù)Build-up設(shè)計(jì)制做 PCB 來(lái)實(shí)現(xiàn)。表面積層通過(guò)在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現(xiàn)，電阻和電容可埋在表層下，單位面積上的走線(xiàn)密度會(huì)增加近一倍，因而可降低 PCB 的體積。PCB 面積的縮小對(duì)走線(xiàn)的拓?fù)浣Y(jié)構(gòu)有巨大的影響，這意味著縮