集成電路原理與應用課程設計——觸發(fā)器設計

1、等級:湖南工程學院課 程 設 計課程名稱 集成電路原理與應用 課題名稱 觸發(fā)器設計 專 業(yè) 電子科學與技術 班 級 1102 學 號 2011010402 姓 名 德 指導教師 孫靜 2014 年 12 月 29 日湖南工程學院課 程 設 計 任 務 書課程名稱 集成電路原理與應用 課 題 觸發(fā)器設計 專業(yè)班級 電子科學與技術1102 學生姓名 德 學 號 指導老師 孫靜 審 批 任務書下達日期 2014 年 12 月 22 日任務完成日期 2015 年 01 月 02 日設計內容與設計要求設計內容：設計一個D觸發(fā)器，要求如下：(1)采用傳輸門邏輯；(2)利用Cadence軟件對電路進行仿真；

2、(3)進行版圖設計，并進行DRC和LVS驗證。設計要求：1. 思路清晰，給出整體設計框圖和總電路圖以及程序清單；2. 單元電路設計，給出具體設計思路和電路；3. 整理仿真數(shù)據(jù)與曲線圖表，提交版圖設計，寫出設計報告。主 要 設 計 條 件1. 提供電路仿真實驗室；2. 提供電路仿真軟件；3. 所用設備及元件需在設計后歸還。說 明 書 格 式1. 封面；2. 任務書；3. 說明書目錄；4. 設計總體思路，基本原理和框圖（總電路圖）；5. 單元電路設計，程序設計；6. 調試步驟；7. 故障分析與電路改進；8. 總結與體會；9. 參考文獻；10. 課程設計成績評分表。進 度 安 排第一周 星期一：課題

3、內容介紹和查找資料；星期二：電路設計；星期三：電路仿真，修改方案；星期四：調試電路；星期五:：確定程序流程圖，編寫程序；第二周 星期一二：編寫調試程序；星期三：驗收設計；星期四五：寫設計報告，打印相關圖紙；星期五下午：帶報告書進行答辯；整理實驗室及其它事情參 考 文 獻1. 集成電路設計，清華大學出版社，葉以正、來逢昌編2. 模擬CMOS集成電路設計第五版，西安交通大學出版社，畢查德拉扎維，陳貴燦（譯）3. 模擬電路的計算機分析與設計-Pspice程序應用，清華大學出版社，高文煥、汪蕙編4. Spice通用電路模擬程序用戶指南，清華大學出版社， Vladimirescu A著，田淑清譯5. 集

4、成電路版圖設計，清華大學出版社，Christopher Saint編目 錄一、 設計原理11.1 觸發(fā)器的特點與分類11.2 D觸發(fā)器原理11.3 軟件介紹2二、 D觸發(fā)器的設計22.1 D觸發(fā)器電路圖設計22.1.1 反相器電路設計32.1.2 傳輸門電路設計32.1.3 D觸發(fā)器電路圖42.1.4 D觸發(fā)器電路仿真42.2 D觸發(fā)器版圖的設計52.2.1 版圖設計基本知識52.2.2 版圖設計步驟62.2.3 版圖的驗證62.2.4 D觸發(fā)器版圖7三、 總結體會8四、 參考文獻9一、 設計原理本設計是采用傳輸門邏輯設計一個D觸發(fā)器，并利用Cadence軟件對電路進行仿真；進行版圖設計，并進

5、行DRC和LVS驗證。1.1 觸發(fā)器的特點與分類觸發(fā)器是能夠存儲一位二進制信息的基本單元。 觸發(fā)器特點有如下兩個： 1.有兩個能夠保持的穩(wěn)定狀態(tài)，分別用來表示邏輯0和邏輯1。 2.在適當輸入信號作用下，可從一種狀態(tài)翻轉到另一種狀態(tài)，在輸入信號取消后，能將獲得的新狀態(tài)保存下來。把觸發(fā)器按觸發(fā)方式分，可分為電位觸發(fā)方式、主從觸發(fā)方式及邊沿觸發(fā)方式。按邏輯功能分，可分為R-S觸發(fā)器、D觸發(fā)器、J-K觸發(fā)器和T觸發(fā)器。 1.2 D觸發(fā)器原理 鎖存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時序性的電路，所存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時序性的電路所以觸發(fā)

6、器不同于鎖存器它是一種時鐘控制的記憶器件。觸發(fā)器具有一個控制輸入訊號 (CLOCK)。CLOCK訊號使觸發(fā)器只在特定時刻才按輸入訊號改變輸出狀態(tài)。若觸發(fā)器只在時鐘CLOCK由L到H (H到L) 的轉換時刻才接收輸入則稱這種觸發(fā)器是上升沿 (下降沿) 觸發(fā)的。 D觸發(fā)器可用來儲存一位的數(shù)據(jù)。通過將若干個觸發(fā)器連接在一起可儲存多位元的數(shù)據(jù)它們可用來表示時序器的狀態(tài)、計數(shù)器的值、電腦記憶體中的ASCII碼或其他資料。 D觸發(fā)器是最常用的觸發(fā)器之一。對于上升沿觸發(fā)D觸發(fā)器來說，其輸出Q只在CLOCK由L到H的轉換時刻才會跟隨輸入D的狀態(tài)而變化，其他時候Q則維持不變。 下圖顯示了D觸發(fā)器的時序圖及狀態(tài)轉

7、換圖、真值表。 圖1 D觸發(fā)器的時序圖及狀態(tài)轉換圖圖2 D觸發(fā)器真值表1.3 軟件介紹Cadence 是一個大型的EDA 軟件，它幾乎可以完成電子設計的方方面面。包括ASIC 設計、FPGA 設計和PCB 板設計。Cadence 在仿真、電路圖設計、自動布局布線、版圖設計及驗證等方面有著絕對的優(yōu)勢。Cadence 包含的工具較多幾乎包括了EDA 設計的方方面面。二、 D觸發(fā)器的設計2.1 D觸發(fā)器電路圖設計2.1.1 反相器電路設計 反相器的原理如下：兩個MOS管的開啟電壓VGS(th)P<0，VGS(th)N >0。通常為了保證正常工作，要求VDD>|VGS(th)P|+V

8、 GS(th)N。若輸入vI為低電平(如0V)。則負載管導通，輸入管截止。輸出電壓接近VDD。若輸入vI為高電平(如VDD)。則輸入管導通，負載管截止，輸出電壓接近0V。 綜上所述，當vI為低電平時vo為高電平，vI為高電平時vo為低電平，電路實現(xiàn)了非邏輯運算，是非門反相器。 2.1.2 傳輸門電路設計 傳輸門的原理: TP和TN是結構對稱的器件，它們的漏極和源極是可互換的。設它們的開啟電壓|VT|=2V，且輸入模擬信號的變化范圍為-5V到+5V。為使襯底與漏源極之間的PN結任何時刻都不致正偏。故TP的襯底接+5V電壓而TN的襯底接-5V電壓。兩管的柵極由互補的信號電壓+5V和-5V來控制。分

9、別用C和!C表示。傳輸門的工作情況如下：當C端接低電壓-5V時TN的柵壓即為-5V，vI取-5V到+5V范圍內的任意值時，TN均不導通。同時、TP的柵壓為+5V，TP亦不導通。可見當C端接低電壓時，開關是斷開的。為使開關接通可將C端接高電壓+5V。此時TN的柵壓為+5V，vI在-5V到+3V的范圍內，TN導通。同時TP的棚壓為-5V，vI在-3V到+5V的范圍內TP將導通。由上分析可知：當vI<-3V時，僅有TN導通，而當vI>+3V時，僅有TP導通當vI在-3V到+3V的范圍內，TN和TP兩管均導通。進一步分析還可看到，一管導通的程度愈深，另一管的導通程度則相應地減小。換句話說，

10、當一管的導通電阻減小，則另一管的導通電阻就增加。由于兩管系并聯(lián)運行，可近似地認為開關的導通電阻近似為一常數(shù)。這是CMOS傳輸出門的優(yōu)點。在正常工作時，模擬開關的導通電阻值約為數(shù)百歐。當它與輸入阻抗為兆歐級的運放串接時，可以忽略不計。 D觸發(fā)器電路圖 下圖是由一個CMOS反相器和三個與非門組成的D觸發(fā)器的電路圖。電路由11個MOS晶體管構成，分為四級。當時鐘信號CLK為低電平時，第一級作為一個開啟的鎖存器接收輸入信號，而第二級的輸出節(jié)點被預充電。在此期間，第三級第四級保持原來的輸出狀態(tài)。當CLK由低電平轉換到高電平時，第一級不再開啟而且第二級開始定值。同時，第三級變?yōu)殚_啟而且將采樣值傳送到輸出。

11、最末級的反相器只用于獲得不反相的輸出電平。圖3 D觸發(fā)器電路圖2.1.4 D觸發(fā)器電路仿真打開ADE窗口設置仿真環(huán)境，設置仿真參數(shù)。點擊netlist and run,開始仿真，則可以得到如圖所示的波形圖。圖4 D觸發(fā)器仿真結果2.2 D觸發(fā)器版圖的設計2.2.1 版圖設計基本知識 版圖設計是創(chuàng)建工程制圖、網(wǎng)表的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設計流程以及仿真顯示為可行的性能要求所帶來的一系列約束。 版圖設計得好壞、其功能正確與否必須通過驗證工具才能確定。版圖的驗證通常包括三大部分設計規(guī)則檢查(DRC)、電學規(guī)則檢查(ERC)和版圖與電路圖對照(LVS)。只有通過版圖驗證的

12、芯片設計才進行制版和工藝流片。 設計規(guī)則的驗證是版圖與具體工藝的接口, 因此就顯得尤為重要, Cadence中進行版圖驗證的工具主要有dracula和diva。Dracula 為獨立的驗證工具, 不僅可以進行設計規(guī)則驗證(DRC) , 而且可以完成電學規(guī)則驗證(ERC)、版圖與電路驗證(LV S)、寄生參數(shù)提取(L PE) 等一系列驗證工作。2.2.2 版圖設計步驟將電路圖分成4部分來繪制版圖：先畫pmos管，畫出出有源區(qū)，其次畫出柵，注意長度為0.5um;其次是襯底連接，看好串并聯(lián)，源極和源極的連接等。在打接觸孔后一定要畫出金屬層。再畫nmos管，其繪制類似于pmos但是不需要N阱，且根據(jù)電

13、路圖nmos管的寬度為2.0um。長度為0.5um 。完成整個“dc”觸發(fā)器的繪制及繪制輸入、輸出。 2.2.3 版圖的驗證2.2.3.1 DRC驗證 1.在繪制pmos和nmos的過程中就要不斷地做DRC驗證 VerifyDRCOK然后點擊窗口icfb直到?jīng)]有錯誤。 2.在整個版圖繪制好以后繼續(xù)DRC驗證成功之后添加端口，在添加電源和地的端口時CreatePinsym pin Terminal Namesvcc! 點擊選擇Display Pin Name 和jumper然后在Pin Type中選擇metal1然后在版圖對應vcc的位置上添加端口。在添加gnd時步驟同vcc一致。但是在Term

14、inal Names中填寫gnd。 在添加輸入輸出端口時CreatePinshape pin Terminal Names輸入為 d，輸出為f，點擊選擇Display Pin Name 和input或者output在LSW上選擇對應的類型。然后在版圖對應輸入輸出的位置上添加端口。端口添加成功后進行驗證 3 .首先還是進行DRC驗證沒有錯誤之后生成網(wǎng)表文件VerifyExtractOK 成功之后,然后進行LVS驗證VerifyLVSForm Contents然后在Create Netlist中選擇Browsedffdcschematic繼續(xù)選擇Browsedffdcextracted 點擊Run

15、成功之后, 最后點擊Output。 2.2.3.2 LVS驗證 LVS全稱Layout Versus Schematics，是Dracula的驗證工具，用來驗證版圖和邏輯圖是否匹配。Dracula從圖形系統(tǒng)中產(chǎn)生版圖數(shù)據(jù)。Dracula 把 GDS2 格式的Layout文件轉換為Layout網(wǎng)表LOGLVSDracula網(wǎng)絡編輯器將Schematic或CDL描述的門級和晶體管級的網(wǎng)表轉化為 LVS 網(wǎng)表。LVS 能夠把每一個網(wǎng)絡轉化為一個電路模型。從一個電路的輸入和輸出開始LVS 跟蹤兩種電路模型。Dracula利用啟發(fā)式每一次搜索電路的一步。首先LVS跟蹤、I/O模型然后搜索要求最少回溯的路

16、徑。當 LVS 在跟蹤的過程中檢測到匹配的話。Dracula就給這個匹配的器件和節(jié)點一個匹配的標識。當LVS檢測到一個不匹配，它就停止在那個搜索的路徑。如果 LVS 指定了所有的器件和給出了一個匹配的標識的話或者在搜索路徑上沒有一致的地方的話，LVS 會考慮到這兩個模型的連續(xù)性。當Dracula檢測到不一致的地方它會以輸出列表和圖表形式表示出來。根據(jù)LVS原理再結合上圖中的數(shù)據(jù)對比可知電路圖與版圖匹配沒有錯誤，則版圖繪制成功。2.2.4 D觸發(fā)器版圖在Cadence軟件中設計的基于傳輸門的D觸發(fā)器版圖如下：圖5 D觸發(fā)器版圖三、 總結體會通過本次課程設計，使我對集成設計的基本流程有了進一步的了

17、解，操作、動手能力方面也得到了很大的提高，熟悉并掌握了Cadence軟件的基本操作。在理論課的基礎上進行課程設計，是對本門課程的深入學習和掌握重要保障。在本次課程設計過程中我遇到一些課堂中從未有過的問題，通過網(wǎng)絡查找和同學交流，以及請教老師，大大促進了課程設計的進程。并在過程中進一步提高自身的創(chuàng)作、創(chuàng)新水平，扎實基礎，擴展所學。另外，經(jīng)過整個設計過程，我深深體會到搞工程設計不是一件簡單的，輕松的事情，他需要一定的耐心，鉆研的精神和定力。最主要的是知識面要廣，手頭可查閱的資料要多及具備一定的自我學習能力才行。在這次最大的收獲還是提高自己的動手能力，完全有自己完成電路圖到版圖的設計以及最后的驗證，熟悉整了個操作過程。因此本次課程設計對于提高自身在版圖設計方面能力起到重要的作用。四、 參考文獻1.集成電路設計，清華大學出版社，葉以正、來逢昌編2.模擬CMOS集成電路設計第五版，西安交通大學出版社，畢查德拉扎維，陳貴燦（譯）3.模擬電路的計算機分析與設計-Pspice程序應用，清華大學出版社，高文煥、汪蕙編5.集成電路版圖設計，清華大學出版社，Chri