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文檔簡介

1、沈陽航空航天大學課程設計報告 -沈陽航空航天大學課課 程程 設設 計計 報報 告告課程設計名稱:計算機組成原理課程設計計算機組成原理課程設計課程設計題目:基于加減交替法的定基于加減交替法的定點原碼一位除法器的設計與實現(xiàn)點原碼一位除法器的設計與實現(xiàn) 院(系):計算機學院 專 業(yè):網(wǎng)絡工程 班 級: 學 號: 姓 名: 指導教師:孫恩巖沈陽航空航天大學課程設計報告 -I- 學術誠信聲明 本人聲明本人聲明:所呈交的報告(含電子版及數(shù)據(jù)文件)是我個人在導師指導下獨立進行設計工作及取得的研究結(jié)果。盡我所知,除了文中特別加以標注或致謝中所羅列的內(nèi)容以外,報告中不包含其他人己經(jīng)發(fā)表或撰寫過的研究結(jié)果,也不包

2、含其它教育機構(gòu)使用過的材料。與我一同工作的同學對本研究所做的任何貢獻均己在報告中做了明確的說明并表示了謝意。報告資料及實驗數(shù)據(jù)若有不實之處,本人愿意接受本教學環(huán)節(jié)“不及格”和“重修或重做”的評分結(jié)論并承擔相關一切后果。 本人簽名: 吉學金 日期; 2016 年 1 月 16 日 沈陽航空航天大學課程設計報告 -II- 目目 錄錄第第 1 章章 總體設計總體設計方案方案.11.1 設計原理 .11.2 設計思路 .21.3 設計環(huán)境 .3第第 2 章章 詳細設計詳細設計方案方案.52.1 頂層方案圖的設計與實現(xiàn) .52.1.1 創(chuàng)建頂層圖形設計文件.52.1.2 器件的選擇與引腳鎖定.62.1.

3、3 編譯、綜合、適配.72.2 功能模塊的設計與實現(xiàn) .72.2.1 控制器模塊的設計與實現(xiàn).82.2.2 輸入寄存器的設計與實現(xiàn).92.2.3 選擇器模塊的設計與實現(xiàn).112.2.4 相反數(shù)補碼模塊的設計與實現(xiàn).122.2.5 加法器模塊的設計與實現(xiàn).142.2.6 移位電路模塊的設計與實現(xiàn).152.2.7 恢復余數(shù)寄存器模塊的設計與實現(xiàn).172.2.8 商寄存器模塊的設計與實現(xiàn).192.3 仿真調(diào)試 .20第第 3 章章 編程下載與硬件測試編程下載與硬件測試.223.1 編程下載 .223.2 硬件測試及結(jié)果分析 .22參考文獻參考文獻.26沈陽航空航天大學課程設計報告 -0-第 1 章

4、總體設計方案1.1 設計原理設計原理本次課設要求使用加減交替法/不恢復余數(shù)法,用三個寄存器 A,B,C 分別存放被除數(shù)/余數(shù),除數(shù) Y 以及-Y補,和商。D 為除數(shù) Y/-Y補送加法器電路。A 寄存器用被除數(shù)初始化,作為初始余數(shù)。實現(xiàn)余數(shù)和 D(即加減交替法的選擇結(jié)果,通過加法器運算結(jié)果的最高兩位即符號位確定,如果符號為負,則選擇+Y,否則+-Y補)相加是通過 A 送加法器和 D 送加法器,在加法器中完成的。加法器的輸出經(jīng)過移位電路向左移一位送入 A 寄存器中。C 寄存器是用移位寄存器實現(xiàn)的,左移時將移入通過加法器輸出結(jié)果高位符號確定的商。完成除法運算后,A 寄存器中保存余數(shù),C 寄存器中保存

5、商。主要步驟如下,當某一次求得的差值(余數(shù) Ri)為負時,不恢復它,繼續(xù)求下一位的商,但用加上除數(shù)(+Y補)的辦法來取代(-Y)的操作,其他操作依然不變。即(1)當余數(shù)為正時,商上“1” ,求下一位商的辦法是余數(shù)左移一位,再減去除數(shù);(2)當余數(shù)為負數(shù)時,商上“0” ,求下一位商的辦法是余數(shù)左移一位,再加上除數(shù)。(3)這種方法不用恢復余數(shù),但若最后一次上商 為“0” ,而又需要得到正確的余數(shù),則在這最后一次仍需恢復余數(shù)。例 1.1: X 的值為 0.1011,Y 的值為 0.1101,求YX被除數(shù)(余數(shù)) 商 操作說明 001011 00000 開始情形+) 110011 +-Y補 11111

6、0 00000 不夠減,商上 0 111100 00000 左移+) 001101 +Y 001001 00001 夠減,商上 1 010010 00010 左移沈陽航空航天大學課程設計報告 -1-+) 110011 +-Y補 000101 00011 夠減,商上 1 001010 00110 左移+) 110011 +-Y補 111101 00110 不夠減,商上 0 111010 01100 左移+) 001101 +Y 000111 01101 夠減,商上 1 余數(shù) 商 X/Y=0.1101 余數(shù)=0.01111.2 設計思路設計思路基于加減交替法定點原碼一位除法器設計方法是;由一個 A

7、LU 模塊,一個被除數(shù)寄存模塊,一個除數(shù)寄存模塊,一個控制模塊,一個加法模塊,一個移位模塊,一個除數(shù)選擇模塊,一個余數(shù)選擇模塊,一個移位模塊、一個商寄存模塊,一個恢復余數(shù)寄存模塊構(gòu)成,由控制器發(fā)出移位和減法命令,頂層設計采用原理圖設計輸入方式。定點原碼一位除法器的實現(xiàn)框圖如圖 1.1 所示:被除數(shù)除數(shù)選擇器加法器移位器求補器選擇器商寄存器恢復余數(shù)寄存器控制器圖圖 1.1 定點原碼一位除法器原理框圖定點原碼一位除法器原理框圖沈陽航空航天大學課程設計報告 -2-1.3 設計環(huán)境設計環(huán)境(1)硬件環(huán)境)硬件環(huán)境:偉福偉福 COP2000 型計算機組成原理實驗儀型計算機組成原理實驗儀COP2000 計

8、算機組成原理實驗系統(tǒng)由實驗平臺、開關電源、軟件三大部分組成實驗平臺上有寄存器組 R0-R3、運算單元、累加器 A、暫存器 B、直通/左移/右移單元、地址寄存器、程序計數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴展座、總線插孔區(qū)、微動開關/指示燈、邏輯筆、脈沖源、20 個按鍵、字符式 LCD、RS232 口。(2)EDA 環(huán)境環(huán)境: Xilinx foundation f3.1 設計軟件設計軟件該系統(tǒng)由設計入口工具、設計實現(xiàn)工具、設計驗證工具三大部分組成。設計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言(HDL)編輯器、L

9、ogiBLOX 模塊生成器、Xilinx 內(nèi)核生成器等軟件。其功能是:接收各種圖形或文字的設計輸入,并最終生成網(wǎng)絡表文件。設計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫入器等軟件。設計實現(xiàn)工具用于將網(wǎng)絡表轉(zhuǎn)化為配置比特流,并下載到器件。設計驗證工具包括功能和時序仿真器、靜態(tài)時序分析器等,可用來對設計中的邏輯關系及輸出結(jié)果進行檢驗,并詳盡分析各個時序限制的滿足情況。如圖 1.2 所示: 圖圖 1.2 Xilinx foundation f3.1 設計平臺設計平臺沈陽航空航天大學課程設計報告 -3-(3)COP2000 集成調(diào)試軟件集成調(diào)試軟件 COP2000 集

10、成開發(fā)環(huán)境是為 COP2000 實驗儀與 PC 機相連進行高層次實驗的配套軟件,它通過實驗儀的串行接口和 PC 機的串行接口相連,提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試 FPGA 實驗等功能,該軟件在Windows 下運行。如圖 1.3 所示:圖圖 1.3 COP2000 計算機組成原理集成調(diào)試軟件計算機組成原理集成調(diào)試軟件沈陽航空航天大學課程設計報告 -4-第 2 章 詳細設計方案2.1 頂層方案圖的設計與實現(xiàn)頂層方案圖的設計與實現(xiàn)頂層方案圖是實現(xiàn)兩個四位二進制數(shù)的定點原碼一位除法器的的邏輯功能,采用原理圖設計輸入方式完成,電路實現(xiàn)基于 XCV200 可編程邏輯芯片。在完成原理圖的

11、功能設計后,把輸入和輸出信號安排到 XCV200 指定的引腳上去,實現(xiàn)芯片的引腳鎖定。除法運算作為頂層模塊,可利用 Xilinx foundation f3.1 中的器件來實現(xiàn),頂層圖形文件結(jié)構(gòu)如圖 2.1 所示: 圖圖 2.1 定點原碼一位除法器頂層圖形文件結(jié)構(gòu)定點原碼一位除法器頂層圖形文件結(jié)構(gòu)2.1.1 創(chuàng)建頂層圖形設計文件創(chuàng)建頂層圖形設計文件頂層圖形文件是由兩個六位的二進制數(shù)輸入端、一個功能使能端、一個數(shù)據(jù)清零端和一個脈沖控制端,一個四位商輸出端,一個六位余數(shù)輸出端和一個兩位符號位輸出端組裝成的一個設計體系。除法器的設計采用自頂向下的設計思路和自底向上的實現(xiàn)思想。沈陽航空航天大學課程設計

12、報告 -5-2.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定(1)器件的選擇)器件的選擇由于硬件設計環(huán)境是基于偉福 COP2000 型計算機組成原理實驗儀和 XCV200實驗板,故采用的目標芯片為 Xilinx XCV200 可編程邏輯芯片。(2)引腳鎖定)引腳鎖定被除數(shù) A 0:5為六位輸入信號,除數(shù) B 0:5為六位輸入信號,時鐘脈沖CLK、電路使能端 CE 和清零端 CLR 各占一位管腳;所得的商 SHANG 0:4占有五位信號,余數(shù) YUSHU 0:5占六位信號,以及符號 FUHAO1 和 FUHAO2 各占一位信號,把頂層圖形文件中的輸入和輸出信號安排到 Xilinx XCV20

13、0 芯片指定的引腳上去,實現(xiàn)芯片的引腳鎖定,各信號及 Xilinx XCV200 芯片引腳對應關系如表 2.1 所示:表表 2.1 引腳鎖定對應引腳鎖定對應輸入信號XCV200 芯片引腳信號XCV200 實驗板P72K2:1P71K2:2P213CLOCKP96K0:5P97K0:4P100K0:3P101K0:2P102K0:1P103K0:0P81K1:5P82K1:4P84K1:3P85K1:2P86K1:1沈陽航空航天大學課程設計報告 -6-P87K1:0輸出信號XCV200 芯片引腳信號XCV200 實驗板P178A5P184A4P185A3P203A2P111A1P110A0P78

14、B7P93B6P107B4P108B3P109B2P124B1P125B02.1.3 編譯、綜合、適配編譯、綜合、適配利用 Xilinx foundation f3.1 的原理圖編輯器對頂層圖形文件進行編譯,并最終生成網(wǎng)絡表文件,利用設計實現(xiàn)工具經(jīng)綜合、優(yōu)化、適配,生成可供時序仿真的文件和器件下載編程文件。2.2 功能模塊的設計與實現(xiàn)功能模塊的設計與實現(xiàn)定點原碼一位除法器的整體設計的主要模塊為:輸入寄存器模塊、選擇器模塊、移位器模塊、加法器模塊、求補碼模塊、控制器模塊、輸出寄存器模塊為基礎而實現(xiàn)的。沈陽航空航天大學課程設計報告 -7-2.2.1 控制器模塊的設計與實現(xiàn)控制器模塊的設計與實現(xiàn)該模

15、塊的輸出為清零(CLR) ,使能端(CE) ,五個寄存器的控制端和兩個選擇器的片選端時鐘控制信號。(1)選擇器模塊原理圖)選擇器模塊原理圖相反數(shù)補碼器的輸入端用 PATHIN0:5來表示,輸出端用 PATHOUT0:5表示。加法器模塊原理如圖 2.2 所示:圖圖 2.2 控制器模塊邏輯電路控制器模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 CONTROLUNIT 芯片,需要為 CONTROLUNIT 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1編譯器中的如下步驟實現(xiàn):Tools=Symbol Wizard=下

16、一步。主時鐘脈沖(INCLK) 、除法器使能端(INCE) 、除法器清零端(INCLR)是輸入信號,INPUTREGCLK、SELECT1CLK、SELECT2CLK、PREGCLK、OUTCE、LEFTCLK 和 OUTCLR是數(shù)據(jù)輸出信號。其元件圖形符號如圖 2.3 所示:沈陽航空航天大學課程設計報告 -8-圖圖 2.3 控制器模塊元件圖形符號控制器模塊元件圖形符號(3)功能仿真)功能仿真對創(chuàng)建的控制器電路模塊進行功能仿真,驗證其功能的正確性,可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.4 所示:圖圖 2.4 控制器模塊仿真結(jié)

17、果控制器模塊仿真結(jié)果將控制器模塊的功能和仿真結(jié)果對照,可知控制器模塊的仿真結(jié)果正確。2.2.2 輸入寄存器的設計與實現(xiàn)輸入寄存器的設計與實現(xiàn)輸入寄存器電路需要使用兩個 FD4CE 寄存器來實現(xiàn),寄存器模塊被應用于被除數(shù)寄存器模塊和除數(shù)寄存器模塊,具有使能、清零和時鐘脈沖端,可以對于輸入的數(shù)據(jù)進行控制,用于求出被除數(shù)與除數(shù)的絕對值以供使用。(1)輸入寄存器模塊原理圖)輸入寄存器模塊原理圖沈陽航空航天大學課程設計報告 -9-輸入端用 PREGIN0:5,輸出用 PREGOUT0:5表示,控制端用CE、CLK、CLR 來表示。 輸入寄存器模塊原理如圖 2.5 所示:圖圖 2.5 輸入寄存器模塊邏輯電

18、路輸入寄存器模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 PINREGISTER 芯片,需要為 PINREGISTER 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1編譯器中的如下步驟實現(xiàn):Tools=Symbol Wizard=下一步。PREGIN0:5是數(shù)據(jù)輸入信號,CE、CLR、CLK 是輸入信號,PREGOUT0:5、S0、S1 是數(shù)據(jù)輸出信號。其元件圖形符號如圖 2.6 所示:圖圖 2.6 輸入寄存器模塊元件圖形符號輸入寄存器模塊元件圖形符號沈陽航空航天大學課程設計報告 -10-(3)功能仿真)功能仿

19、真對創(chuàng)建的輸入寄存器模塊功能進行仿真,驗證其功能的正確性,可用 Xilinx Foundation 編譯器的 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.7 所示:圖圖 2.7 輸入寄存器模塊仿真結(jié)果輸入寄存器模塊仿真結(jié)果將寄存器模塊的功能和仿真結(jié)果對照可知,寄存器模塊的仿真結(jié)果正確。2.2.3 選擇器模塊的設計與實現(xiàn)選擇器模塊的設計與實現(xiàn)選擇器用于實現(xiàn)對數(shù)據(jù)的選擇,該模塊由六個 M2_1 器件構(gòu)成。該選擇器應用于選擇符合要求的除數(shù)和余數(shù)。(1)選擇器模塊原理圖)選擇器模塊原理圖選擇器的輸入端用 SELECTINA0:5和 SELECTINB0:5來表示輸入的要選擇的數(shù)據(jù),輸出端用 SEL

20、ECTOUT0:5來表示,用 S 來判斷選擇哪個數(shù)據(jù)。選擇器模塊原理如圖 2.8 所示:圖圖 2.8 選擇器模塊邏輯電路選擇器模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號沈陽航空航天大學課程設計報告 -11-為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 SELECTUNIT 芯片,需要為 SELECTUNIT 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1 編譯器中的如下步驟實現(xiàn):Tools=Symbol Wizard=下一步。SELECTINA0:5、SELECTINB0:5和 S 是輸入信號,SELECTOUT0:5是數(shù)據(jù)輸出信號。其元件圖形符號如圖

21、 2.9 所示:圖圖 2.9 選擇器模塊元件圖形符號選擇器模塊元件圖形符號(3)功能仿真)功能仿真對創(chuàng)建的選擇器模塊功能進行仿真,驗證其功能的正確性,可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.10 所示:圖圖 2.10 選擇器模塊仿真結(jié)果選擇器模塊仿真結(jié)果將選擇器模塊的功能和仿真結(jié)果對照,可知選擇器模塊的仿真結(jié)果正確。2.2.4 相反數(shù)補碼模塊的設計與實現(xiàn)相反數(shù)補碼模塊的設計與實現(xiàn)由于符號位已經(jīng)單獨作考慮,所以參與運算的數(shù)都是正數(shù),即通過六個非門和高電平的處理,就可得到求補后的輸出信號。(1)選擇器模塊原理圖)選擇器模塊原理圖相

22、反數(shù)補碼器的輸入端用 PATHIN0:5來表示,輸出端用 PATHOUT0:5表示。加法器模塊原理如圖 2.11 所示:沈陽航空航天大學課程設計報告 -12-圖圖 2.11 相反數(shù)補碼模塊邏輯電路相反數(shù)補碼模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 PATHCODE 芯片,需要為PATHCODE 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1 編譯器中的如下步驟實現(xiàn):Tools=Symbol Wizard=下一步。PATHIN0:5是輸入信號,PATHOUT0:5是數(shù)據(jù)輸出信號。其元件圖形符號如圖 2.12

23、所示:圖圖 2.12 相反數(shù)補碼模塊元件圖形符號相反數(shù)補碼模塊元件圖形符號(3)功能仿真)功能仿真對創(chuàng)建的加法器電路模塊進行功能仿真,驗證其功能的正確性,可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.13 所示:沈陽航空航天大學課程設計報告 -13-圖圖 2.13 相反數(shù)補碼模塊仿真結(jié)果相反數(shù)補碼模塊仿真結(jié)果將加法器模塊的功能和仿真結(jié)果對照可知,加法器模塊的仿真結(jié)果正確。2.2.5 加法器模塊的設計與實現(xiàn)加法器模塊的設計與實現(xiàn)該模塊要實現(xiàn)的是兩個四位二進制數(shù)的相加,此模塊的功能和一般加法器的功能一致。利用已給的加法器設計所需要的加法

24、器(1)選擇器模塊原理圖)選擇器模塊原理圖移位寄存器的輸入端用 ADDAIN0:5和 ADDBIN0:5來表示,輸出端用ADDOUT0:5表示。加法器模塊原理如圖 2.14 所示:圖圖 2.14 加法器模塊邏輯電路加法器模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 ADD6 芯片,需要為ADD6 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1 編譯器中的沈陽航空航天大學課程設計報告 -14-如下步驟實現(xiàn):Tools=Symbol Wizard=下一步。ADDAIN0:5和 ADDBIN0:5是輸入信號,ADDO

25、UT0:5是數(shù)據(jù)輸出信號。其元件圖形符號如圖 2.15 所示:圖圖 2.15 加法器模塊元件圖形符號加法器模塊元件圖形符號(3)功能仿真)功能仿真對創(chuàng)建的加法器電路模塊功能進行仿真,驗證其功能的正確性,可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.16 所示:圖圖 2.16 加法器模塊仿真結(jié)果加法器模塊仿真結(jié)果將加法器模塊的功能和仿真結(jié)果對照,可知加法器模塊的仿真結(jié)果正確。2.2.6 移位電路模塊的設計與實現(xiàn)移位電路模塊的設計與實現(xiàn)移位電路需要使用兩個 FD4CE 寄存器來實現(xiàn),并且利用時鐘脈沖、使能端口和清零端口來實現(xiàn)啟停、清零和

26、實現(xiàn)余數(shù)左移一位的功能。(1)移位電路模塊原理圖)移位電路模塊原理圖移位寄存器的輸入端用 PLEFTIN0:5來表示輸入的所要的數(shù)據(jù),輸出端用PLEFTOUT0:5表示,用 CE、C 和 CLR 來控制數(shù)據(jù)的輸入。移位寄存器寄存器模塊原理如圖 2.17 所示:沈陽航空航天大學課程設計報告 -15-圖圖 2.17 移位電路模塊邏輯電路移位電路模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 PLEFTREGISTER 芯片,需要為 PLEFTREGISTER 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1 編譯器中的

27、如下步驟實現(xiàn):Tools=Symbol Wizard=下一步。PLEFTIN0:5、CE、C 和 CLR 是輸入信號,PLEFTOUT0:5是數(shù)據(jù)輸出信號。其元件圖形符號如圖2.18 所示:圖圖 2.18 移位寄存器模塊元件圖形符號移位寄存器模塊元件圖形符號沈陽航空航天大學課程設計報告 -16-(3)功能仿真)功能仿真對創(chuàng)建的移位電路模塊進行功能仿真,驗證其功能的正確性,可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.19 所示:圖圖 2.19 移位寄存器模塊仿真結(jié)果移位寄存器模塊仿真結(jié)果將移位器模塊的功能和仿真結(jié)果對照,可知移位器模

28、塊的仿真結(jié)果正確。2.2.7 恢復余數(shù)寄存器模塊的設計與實現(xiàn)恢復余數(shù)寄存器模塊的設計與實現(xiàn) 由于要恢復余數(shù),首先要判斷片選端的信號是高電平還是低電平,進而做出判斷是要實行加法,還是直接把數(shù)據(jù)送入到就寄存器中。在判斷信號的時候,我們要利用 M2_1 器件來實現(xiàn),如果是低電平的話,就要實行加法這一操作,故需要加法器;而如果是高電平的話,就是要實行數(shù)據(jù)儲存的這一操作,我們要利用寄存器來存儲。(1)恢復余數(shù)寄存器模塊原理圖)恢復余數(shù)寄存器模塊原理圖相反數(shù)補碼器的輸入端用 RESIN0:5、CHUSHUIN0:5、RESS、RESCE、RESC和 RECLR 來表示,輸出端用 RESOUT0:5表示?;?/p>

29、復余數(shù)寄存器模塊原理如圖2.20 所示:沈陽航空航天大學課程設計報告 -17-圖圖 2.20 恢復余數(shù)寄存器模塊邏輯電路恢復余數(shù)寄存器模塊邏輯電路(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 RESUMECODE 芯片,需要為 RESUMECODE 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1 編譯器中的如下步驟實現(xiàn):Tools=Symbol Wizard=下一步。RESIN0:5、CHUSHUIN0:5、RESS、RESCE、RESC 和 RECLR 是輸入信號,RESOUT0:4是數(shù)據(jù)輸出信號。其元件圖形符號如圖 2

30、.21 所示:圖圖 2.21 恢復余數(shù)寄存器模塊元件圖形符號恢復余數(shù)寄存器模塊元件圖形符號沈陽航空航天大學課程設計報告 -18-(3)功能仿真)功能仿真對創(chuàng)建的恢復余數(shù)寄存器模塊進行功能仿真,驗證其功能的正確性,可用Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.22 所示:圖圖 2.22 恢復余數(shù)寄存器模塊仿真結(jié)果恢復余數(shù)寄存器模塊仿真結(jié)果將恢復余數(shù)寄存器模塊的功能和仿真結(jié)果對照,可知恢復余數(shù)寄存器模塊的仿真結(jié)果正確。2.2.8 商寄存器模塊的設計與實現(xiàn)商寄存器模塊的設計與實現(xiàn) 商寄存器數(shù)據(jù)的輸入是利用移位輸入,利用數(shù)據(jù)的左移來達到商的輸

31、出,并利用時鐘脈沖、使能端口和清零端口來實現(xiàn)啟停和清零功能。(1)商寄存器模塊原理圖)商寄存器模塊原理圖相反數(shù)補碼器的輸入端用 ONLEFTIN、CE、CLK、CLR 來表示,輸出端用SHANGOUT0:4表示。加法器模塊原理如圖 2.23 所示:圖圖 2.23 商寄存器模塊邏輯電路商寄存器模塊邏輯電路沈陽航空航天大學課程設計報告 -19-(2)創(chuàng)建元件圖形符號)創(chuàng)建元件圖形符號為能在圖形編輯器(原理圖設計輸入方式)中調(diào)用 ONELEFTREGISTER 芯片,需要為 ONELEFTREGISTER 模塊創(chuàng)建一個元件圖形符號,可利用 Xilinx foundation f3.1 編譯器中的如下

32、步驟實現(xiàn):Tools=Symbol Wizard=下一步。ONLEFTIN、CE、CLK、CLR 是輸入信號,SHANGOUT0:4是數(shù)據(jù)輸出信號。其元件圖形符號如圖 2.24 所示:圖圖 2.24 商寄存器模塊元件圖形符號商寄存器模塊元件圖形符號(3)功能仿真)功能仿真對創(chuàng)建的商寄存器模塊進行功能仿真,驗證其功能的正確性,可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實現(xiàn)。仿真結(jié)果如圖 2.25 所示:圖圖 2.25 商寄存器模塊仿真結(jié)果商寄存器模塊仿真結(jié)果將商寄存器模塊的功能和仿真結(jié)果對照可知,商寄存器器模塊的仿真結(jié)果正確。2.3 仿真調(diào)試仿真調(diào)試仿真

33、調(diào)試主要驗證設計電路邏輯功能、時序的正確性,本設計中主要采用功能仿真方法對設計的電路進行仿真。(1)建立仿真波形文件及仿真信號選擇)建立仿真波形文件及仿真信號選擇沈陽航空航天大學課程設計報告 -20-功能仿真時,首先建立仿真波形文件,選擇仿真信號,對選定的輸入信號設置參數(shù),選定的仿真信號和設置的參數(shù)如表 2.2 所示:表表 2.2 仿真信號選擇和參數(shù)設置仿真信號選擇和參數(shù)設置輸入信號輸出信號ABCLRCLKCEFUHAOSHANGYUSHUA0-A5B0-B50100/11S0-S4Y0-Y5(2)功能仿真結(jié)果與分析)功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖 2.26 所示,仿真數(shù)據(jù)結(jié)果如表 2

34、.3 所示。參照 1.1 的例子,可以看出功能仿真結(jié)果是正確的,進而說明電路設計的正確性。圖圖 2.26 功能仿真波形結(jié)果功能仿真波形結(jié)果仿真的結(jié)果如下表 2.3 所示:表表 2.3 仿真結(jié)果仿真結(jié)果輸入信號輸出信號ABCLRCLKCEFUHAOSHANGYUSHU001011001101010001101000111沈陽航空航天大學課程設計報告 -21-第 3 章 編程下載與硬件測試3.1 編程下載編程下載利用 Xilinx foundation f3.1 的編程下載功能,將得到的.bit 文件下載到XCV200 實驗板的 XCV200 可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析硬件測試及

35、結(jié)果分析利用 XCV200 實驗板進行硬件功能測試。原碼一位除法器的輸入數(shù)據(jù)通過XCV200 實驗板的輸入開關實現(xiàn),輸出數(shù)據(jù)通過 XCV200 實驗板的 LED 指示燈實現(xiàn),其對應關系如表 3.1。表表 3.1 XCV200 實驗板信號對應關系實驗板信號對應關系輸入信號XCV200 芯片引腳信號XCV200 實驗板P72K2:1P71K2:2P213CLOCKP96K0:5P97K0:4P100K0:3P101K0:2P102K0:1P103K0:0P81K1:5P82K1:4P84K1:3P85K1:2沈陽航空航天大學課程設計報告 -22-P86K1:1P87K1:0輸出信號XCV200 芯

36、片引腳信號XCV200 實驗板P178A5P184A4P185A3P203A2P111A1P110A0P78B7P93B6P107B4P108B3P109B2P124B1P125B0對于原碼為:X 的值為 000101,Y 的值為 001100,那么運算結(jié)果如表 3.2:表表 3.2 輸入值與計算結(jié)果輸入值與計算結(jié)果輸入信號輸出信號ABCLRCLKCEFUHAOSHANGYUSHU000101001100010000110001000所得到的結(jié)果如下圖 3.1 所示:沈陽航空航天大學課程設計報告 -23-圖圖 3.1 對表對表 3.2 輸入數(shù)據(jù)所得到的結(jié)果輸入數(shù)據(jù)所得到的結(jié)果根據(jù)實驗板上得到的結(jié)果和計算出來的表 3.3 的數(shù)據(jù)一致。對于原碼為:X 的值為 1

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