EDA期末考試試卷及答案

1、、單項(xiàng)選擇題（30分，每題2分）1 .以下關(guān)于適配描述錯(cuò)誤的是BA.適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器 件中，使之產(chǎn)生最終的下載文件B.適配所選定的目標(biāo)器件可以不屬于原綜合器指定的目標(biāo)器件系 列C.適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真D.通常，EDAL軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由 FPGA/CPLD供應(yīng)商提供2 . VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分,結(jié)構(gòu)體描述D 。A .器件外部特性B .器件的綜合約束C.器件外部特性與內(nèi)部功能D.器件的內(nèi)部功能3 .下列標(biāo)識(shí)符中，B是不合法的

2、標(biāo)識(shí)符。A. State。 B. 9moon C. Not_Ack_0 D. signall4 .以下工具中屬于FPGA/CPLD集成化開發(fā)工具的是DA . ModelSimB . Synplify ProC. MATLABD . QuartusII5 .進(jìn)程中的變量賦值語句，其變量更新是 A 。A.立即完成B.按順序完成C.在進(jìn)程的最后完成D.都不對(duì)6 .以下關(guān)于CASE語句描述中錯(cuò)誤的是AA. CASE語句執(zhí)行中可以不必選中所列條件名的一條B .除非所有條件句的選擇值能完整覆蓋CASE語句中表達(dá)式的取值，否則最末一個(gè)條件句的選擇必須加上最后一句“ WHENOTHERS=順序語句”C. CA

3、SE語句中的選擇值只能出現(xiàn)一次D. WHEN條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的 取值范圍7 .以下哪個(gè)程序包是數(shù)字系統(tǒng)設(shè)計(jì)中最重要最常用的程序包BA. STD_LOGIC_ARITHB. STD_LOGIC_1164C. STD_LOGIC_UNSIGNEDD. STD_LOGIC_SIGNED8 .基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入-A -綜合-適配-時(shí)序仿真-編程下載-硬件測試。A.功能仿真 B.邏輯綜合C.配置D.引腳鎖定9 .不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)DA.三態(tài)控制電路B.條件相或的邏輯電路C.雙向控制電路D.時(shí)序邏輯電路10

4、 .下列語句中，屬于并行語句的是 AA .進(jìn)程語句B. IF語句C. CASE語句D. FOR語句11 .綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中，C是錯(cuò)誤的。A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件B.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件 表示的映射過程，并且這種映射關(guān)系不是唯一的C.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)D.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束， 稱為綜合約束12. CPLD的可編程是主要基于什么結(jié)構(gòu)D oA .

5、查找表（LUT）B. ROM可編程C. PAL可編程D.與或陣列可編程ED岫詞解釋，寫出下列縮寫的中文含義（10分，每題2分）13.以下器件中屬于Altera公司生產(chǎn)的是BA. ispLSI系列器件B. MAX系列器件C. XC9500系列器件D. Virtex系列器件14.在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是 DA. if clk'event and clk = '1' then'1' thenC. if rising_edge(clk) then'1' then15.以下關(guān)于狀態(tài)機(jī)的描述中正確的是B . if clk&

6、#39;stable and not clk =D . if not clk'stable and clk =A . Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B.與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘 周期C. Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D.以上都不對(duì).1 . FPGA現(xiàn)場可編程門陣列2 . HDL 硬件描述語言3 . LE: 邏輯單元4 . FSM 有限狀態(tài)機(jī)5 . SOPC可編程片上系統(tǒng)END IF;END IFEND PROCESS ;GE <= GE1;SHI<=SHI1END bhv;三、程序填空題(20分，每空2分

7、)以下是一個(gè)模為 60 (059)的8421BCD碼加法計(jì)數(shù)器 VHDL描述,請補(bǔ)充完整LIBRARY IEEE;Use IEEE.std logic 1164.all;ENTITY ta ISPORT ( CLK : IN STD_LOGIC ;SHI : OUT INTEGER RANGE 0 TO 9;GE:OUT INTEGER RANGE 0 TO 9);END ;ARCHITECTURE bhv OF ta IS SIGNAL SHI1,GE1 :INTEGER RANGE 0 TO9;BEGIN PROCESS( CLK ) BEGIN IF CLK 'EVENT AND

8、 CLK= T thenIF GE1 = 9 THEN GE1 <= 0 ; IF SHI1=5THENSHI1<=0; ELSE SHI1<=SHI+1;END IF; ELSE GE1<=GE1+1四、程序改錯(cuò)題(仔細(xì)閱讀下列程序后回答問題，12分)1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 ENTITY ga IS4 PORT ( CLK : IN STD_LOGIC ;5 Q : OUT STD_LOGIC_VECTOR(3DOWNTO 0);6 END gb;7 ARCHITECTURE bhv OF ga I

9、S8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);9 BEGIN10 PROCESS (CLK)11 BEGIN12 IF RISING_EDGE(CLK) begin13 IF Q1 <“1001” THEN14 Q1<= Q1 + 1 ;15 ELSE16 Q1<= (OTHERS => '0');17 END IF;18 END IF;19 END PROCESS ;20 Q <= Q1;21 END bhv;，.程序編譯時(shí)，提示的錯(cuò)誤為：Error: Line 12: File e:myworktest

10、ga.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN insteadError: Line 14: File e:myworktestga .vhd:Subprogram error:can ' t interpret subprogram call請回答問題：在程序中存在兩處錯(cuò)誤，試指出并修改正確(如果是缺 少語句請指出應(yīng)該插入的行號(hào))答：(1) 12 行 begin 改為 then(2)第 2 行和第 3 行見力口 USE IEEE.STD_LOGIC_UNSIGNED.ALL;BeginIF

11、 S= 0' Then Q<=A;ELSE Q<=B;END IF;END PROCESS 'END bhv;2.下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用VHDL語言描述這一狀態(tài)機(jī)。（18 分）五、程序設(shè)計(jì)題(28分)1 .試用VHDLB述一個(gè)外部特性如圖所示的數(shù)據(jù)選擇器，S為控制端口(10 分)Library IEEE;Use IEEE.std_logic_1164.all;Entity sjxz ISPort(A,B,S:in std_logic;Q:out std_logic);END entity sjxz;Architecture bhv of sjxz ISP

12、rocess(S)Library IEEE;Use IEEE.std_logic_1164.all;，.PORT(clk,rst:in std_logic;Use IEEE.std_logic_unsigned.all;Entity FSM1 ISIn1:in std_logic;Out1:out std_logic_vector(3 downto 0);END entity FSM1;END process;END bhv;Architecture bhv of FSM1 ISTYPE FSM_ST IS(S0,S1,S2,S3);Singnal C_ST:FSM_ST;BeginProcess(clk,rst)BeginIF rst= ' 1 then C_ST<=S0;ELSIF clk' event AND clk=' 1' thenCASE C_ST ISWhen S0=>IF In1=1' then C_ST<=S1;ELSE C_ST<=S0;END IF;Out1<= 0000'When S1=>IF In1= 0' then C_ST<=S2;ELSE C_ST<=S1;END IF;Out1<