模十狀態(tài)機(jī)與7段譯碼器顯示

1、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告模十狀態(tài)機(jī)與7段譯碼器顯示班級(jí):學(xué)號(hào):姓名:實(shí)驗(yàn)二模十狀態(tài)機(jī)與7段譯碼器顯示一、實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)設(shè)計(jì)頻率可選的模十狀態(tài)機(jī)以及7段譯碼電路以進(jìn)一步掌握VHDL硬件描述語(yǔ)言。二、實(shí)驗(yàn)流程：本設(shè)計(jì)有分頻器、多路選擇器、狀態(tài)機(jī)和譯碼器。1 .時(shí)鐘輸入作為分頻器的輸入，輸出時(shí)鐘分別為2分頻、4分頻、8分頻和16分頻；2 .四個(gè)頻率的時(shí)鐘信號(hào)由4選1的多路選擇器選擇其中之一作為狀態(tài)機(jī)的時(shí)鐘輸入；3 .使用選中的時(shí)鐘頻率作為輸入驅(qū)動(dòng)狀態(tài)機(jī)按照以下的次序輸出0-2-5-6-1-9-4-8-7-3-0的順序輸出；4 .使用此輸出作為驅(qū)動(dòng)輸入到7段譯碼器的顯示邏輯。三、實(shí)驗(yàn)原理1 .分頻器模塊設(shè)

2、計(jì)：可選用計(jì)數(shù)器模塊實(shí)現(xiàn)，如下所示：if(rst=0)thencount=0000elsif(clkeventandclk=1)thencount=count+1;endif;clk2=count(0);clk4=count(1);clk8=count(2);clk16clkclkclkclknull;endcase;3 .狀態(tài)機(jī)模塊的實(shí)現(xiàn)：選用case語(yǔ)句實(shí)現(xiàn)：process(clk1,rst,load)beginif(rst=0)thencounts=0000;elsif(load=1)thencountscountscountscountscountscountscountscounts

3、countscountscountscounts=0000;endcase;endif;q_tempsegsegsegsegsegsegsegsegsegsegsegn.w53：皿Xurufcl-Sh.LV健L2二M：3S2313tJcBortiis11卜工imOlOBuild236Ob/lTjOOOSI2眥bUtiio.cylzi.auIv:1e.1lJi-TIE川F-iilpCLamiMStrier曜哂笛T-w-iiif白油T4eHhU匕中立立”里“中/5/州(L1)T4-td.pL216/185(iH)Tm匕口rirtmlpiuDT01tliliilaBJ鷲川C0)TlW皿D/(1%1結(jié)

4、果分析:占用資源較少。2.置數(shù)、分頻的仿真結(jié)果simclaticuVfonni.SlitIelor山：kmdimsl1碧m嗎卜|pnh百M(fèi)oinmwwmwwimrnjmuuinrtiijmuinfuuutnjuuuwiD120pnsaU.pmBOLpon叫pus121pm1加0IitZ-|_JtrttTitSS(33EFTltEclk為系統(tǒng)時(shí)鐘，load為置位信號(hào)（高有效）rst為復(fù)位（清零）信號(hào)（低有效），sel為頻率選擇信號(hào)，countss為置位信號(hào)、seg為七段譯碼器輸出，counts為狀態(tài)信號(hào)輸出。五、實(shí)驗(yàn)心得：本實(shí)驗(yàn)是將狀態(tài)機(jī)與數(shù)碼管相結(jié)合，構(gòu)成了模十狀態(tài)機(jī)與7段譯碼器顯示系統(tǒng)。在代

5、碼的編寫(xiě)過(guò)程中，我由簡(jiǎn)到繁，分模塊編寫(xiě)。雖然題目難度并不算大，但是在代碼的編寫(xiě)過(guò)程中仍然遇到了許多問(wèn)題，通過(guò)不斷的調(diào)試和仿真，將問(wèn)題逐一解決。此次實(shí)驗(yàn)加深了我對(duì)VHDL的理解，使我受益匪淺附：程序libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitymod10isport(clk,rst,load:instd_logic;sel:instd_logic_vector(1downto0);countss:instd_logic_vector(3

6、downto0);seg:outstd_logic_vector(6downto0);endmod10;architecturebehaofmod10issignalclk1,clk2,clk4,clk8,clk16:std_logic;signalcount,q_temp:std_logic_vector(3downto0);signalcounts:std_logic_vector(3downto0):=0000;beginprocess(clk,rst)beginif(rst=0)thencount=0000;elsif(clkeventandclk=0)thencount=count+1;endif;clk2=count(0);clk4=count(1);clk8=count(2);clk16clk1clk1clk1clk1null;endcase;endprocess;process(clk1,rst,load)beginif(rst=0)thencounts=0000;elsif(load=1)thencountscountscountscountscountscountscountscountscountscountsc