數(shù)字電子時鐘實(shí)驗(yàn)設(shè)計

1、PCB設(shè)計報告題 目：學(xué) 院：專 業(yè)：班 級：姓 名： 電子信息與電氣工程學(xué)院 電子信息工程 1 4級電 信（）班 XXXXXX2016 年 7月 2日設(shè)計要求：具有時，分，秒計數(shù)顯示功能，以24小時循環(huán)計時；設(shè)置啟動、停止開關(guān) 具有啟動和停止計時操作的功能；顯示格式為××-××-××，用8位數(shù)碼管顯示。其他要求：（1）具有清零，調(diào)節(jié)小時、分鐘功能;（2）具有整點(diǎn)報時功能，整點(diǎn)報時的同時LED燈花樣顯示。（3）具有鬧鐘功能，可任意設(shè)置時間點(diǎn)。實(shí)際意義：數(shù)字電子鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時、分、秒計時的裝置，與機(jī)械式時鐘相比具有更高的準(zhǔn)

2、確性和直觀性，且無機(jī)械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。數(shù)字電子鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。目前，數(shù)字鐘的功能越來越強(qiáng)，并且有多種專門的大規(guī)模集成電路可供選擇。從有利于學(xué)習(xí)的角度考慮，這里主要介紹以中小規(guī)模集成電路設(shè)計數(shù)字鐘的方法。經(jīng)過了數(shù)字電路設(shè)計這門課程的系統(tǒng)學(xué)習(xí)，特別經(jīng)過了關(guān)于組合邏輯電路與時序邏輯電路部分的學(xué)習(xí)，我們已經(jīng)具備了設(shè)計小規(guī)模集成電路的能力，借由本次設(shè)計的機(jī)會，充分將所學(xué)的知識運(yùn)用到實(shí)際中去。設(shè)計方案：設(shè)計過程：（1）建立工程文件，打開Quartus II 9.1（圖1），單擊Files/Verilog HDL FILe

3、,打開如圖3所示的編程界面。，打開圖2，選擇Design圖1在其中編寫程序，程序如下：分頻模塊：module fenpin (clk,rst_n,en_1s,en_1ms); /產(chǎn)生1s，1ms的分頻 input clk;input rst_n;output en_1s;output en_1ms;reg31:0 jishu_1s;reg15:0 jishu_1ms;parameter cnt_1s =49999999;parameter cnt_1ms =49999;always(posedge clk or negedge rst_n)beginif(!rst_n)jishu_1s<

4、=32'b0;else if(jishu_1s<cnt_1s)jishu_1s<=jishu_1s+1'b1;elsejishu_1s<=32'b0;endalways(posedge clk or negedge rst_n)beginif(!rst_n)jishu_1ms<=16'b0;else if(jishu_1ms<cnt_1ms)jishu_1ms<=jishu_1ms+1'b1;elsejishu_1ms<=16'b0;endassign en_1s=(jishu_1s=cnt_1s)? 1

5、'b1 : 1'b0; /1sassign en_1ms=(jishu_1ms=cnt_1ms)? 1'b1 : 1'b0; /1ms endmodule計數(shù)模塊：module shijian(clk,rst_n,en_1s,key1_low,key2_low,shi,fen,miao); input clk;input rst_n;input en_1s;input key1_low;input key2_low;output5:0 shi;output5:0 fen;output5:0 miao;reg 5:0 shi;reg 5:0 fen;reg 5:0

6、 miao;always(posedge clk or negedge rst_n)beginif(!rst_n)beginshi<=6'b0;fen<=6'b0;miao<=6'b0;endelse if(en_1s)beginmiao=miao+1'b1;if(miao=60)beginmiao=0;fen=fen+1'b1;if(fen=60)beginfen=0;shi=shi+1'b1;if(shi=24)shi=0;endendendelse if(key1_low)beginfen=fen+1'b1;if(

7、fen=60)beginfen=0;shi=shi+1'b1;if(shi=24)shi=0;endendelse if(key2_low)beginfen=fen-1'b1;if(fen=0)beginshi=shi-1'b1;fen=59;endendelsebeginshi<=shi;fen<=fen;miao<=miao;endendendmodule按鍵調(diào)時模塊：module anjian(clk,rst_n,key1,key2,key1_low,key2_low); input clk;input rst_n;input key1; / 分

8、加input key2; / 分減output key1_low; /按鍵按下消抖后的標(biāo)志位 output key2_low;reg reg0_key; /key1消抖reg reg1_key;reg reg2_key; /key2消抖reg reg3_key;always (posedge clk or negedge rst_n)beginif(!rst_n)beginreg0_key <= 1'b1;reg1_key <= 1'b1;endelsebeginreg0_key <= key1;reg1_key <= reg0_key; /根據(jù)非阻塞賦

9、值的原理，reg1_key 存儲的值是reg0_key 上一個時鐘的值endend/脈沖邊沿檢測法,當(dāng)寄存器 key1 由 1 變?yōu)?0 時，key1_an 的值變?yōu)楦?，維持一個時鐘周期wire key1_an;assign key1_an = reg1_key & ( reg0_key);always (posedge clk or negedge rst_n)beginif(!rst_n)beginreg2_key <= 1'b1;reg3_key <= 1'b1;endelsebeginreg2_key <= key2;reg3_key <

10、= reg2_key;endend/脈沖邊沿檢測法,當(dāng)寄存器 key2 由 1 變?yōu)?0 時，key2_an 的值變?yōu)楦?，維持一個時鐘周期wire key2_an;assign key2_an = reg3_key & ( reg2_key);reg19:0 cnt_key1; /計數(shù)寄存器always (posedge clk or negedge rst_n)beginif (!rst_n)cnt_key1 <= 20'd0; /異步復(fù)位else if(key1_an)cnt_key1 <=20'd0; /led1_an=1，按鍵確認(rèn)按下，cnt_key

11、1從0開始計數(shù) elsecnt_key1 <= cnt_key1 + 1'b1;endreg19:0 cnt_key2; /計數(shù)寄存器always (posedge clk or negedge rst_n)beginif (!rst_n)cnt_key2 <= 20'd0;else if(key2_an)cnt_key2 <=20'd0;elsecnt_key2 <= cnt_key2 + 1'b1;end/以下為消抖程序reg reg_low;reg reg1_low;always (posedge clk or negedge rs

12、t_n)beginif (!rst_n)beginreg_low <= 1'b1;endelse if(cnt_key1 = 20'hfffff) /時鐘50mhz的話大約計時是20msbeginreg_low <= key1; /led_an=1，按鍵確認(rèn)按下，cnt_key從0開始計數(shù)，這時候還有消抖動，計數(shù)20ms后抖動濾除了此時再鎖存一下key1的值end /這時key1的值就穩(wěn)定了endalways (posedge clk or negedge rst_n)beginif (!rst_n)reg1_low <= 1'b1;elsereg1_

13、low <= reg_low;endassign key1_low = reg1_low & ( reg_low); /當(dāng)寄存器 reg_low 由 1 變?yōu)?0 時，key_low 的值變?yōu)楦撸S持一個時鐘周期reg reg2_low;reg reg3_low;always (posedge clk or negedge rst_n)beginif (!rst_n)beginreg2_low <= 1'b1;endelse if(cnt_key2 = 20'hfffff)beginreg2_low <= key2;endendalways (pose

14、dge clk or negedge rst_n)beginif (!rst_n)reg3_low <= 1'b1;elsereg3_low <= reg2_low;endassign key2_low = reg3_low & ( reg2_low);endmodule顯示模塊：module xianshi(clk,rst_n,en_1ms,shi,fen,miao,led_bit,dataout);input clk;input rst_n;input en_1ms;input5:0 shi;input5:0 fen;input5:0 miao;output7:

15、0 led_bit; /位選output7:0 dataout; /段選/數(shù)碼管顯示 09 對應(yīng)段選輸出parameter num0 = 8'b11000000,num1 = 8'b11111001,num2 = 8'b10100100, num3 = 8'b10110000, num4 = 8'b10011001, num5 = 8'b10010010, num6 = 8'b10000010, num7 = 8'b11111000, num8 = 8'b10000000, num9 = 8'b10010000;r

16、eg3:0 shi1,shi2,fen1,fen2,miao1,miao2; reg7:0 led_bit; /位選 reg7:0 dataout; /段選reg2:0 state; /狀態(tài)寄存器always(posedge clk or negedge rst_n)if(!rst_n)beginled_bit<=8'b1;state<=3'b0;endelse if(en_1ms)beginstate<=state+1'b1;shi1=shi/10;shi2=shi%10;fen1=fen/10;fen2=fen%10;miao1=miao/10;m

17、iao2=miao%10;if(state=3'b000)beginled_bit=8'b11111110; case(miao2)0: dataout<=num0; 1: dataout<=num1; 2: dataout<=num2; 3: dataout<=num3; 4: dataout<=num4; 5: dataout<=num5; 6: dataout<=num6; 7: dataout<=num7; 8: dataout<=num8;9: dataout<=num9;default :dataout&l

18、t;=num0; endcaseendelse if(state=3'b001)beginled_bit=8'b11111101;case(miao1)0: dataout<=num0; 1: dataout<=num1; 2: dataout<=num2;3: dataout<=num3;4: dataout<=num4;5: dataout<=num5;default :dataout<=num0; endcaseendelse if(state=3'b010)beginled_bit=8'b11110111;cas

19、e(fen2)0: dataout<=num0; 1: dataout<=num1; 2: dataout<=num2;3: dataout<=num3;4: dataout<=num4;5: dataout<=num5;6: dataout<=num6;7: dataout<=num7;8: dataout<=num8;9: dataout<=num9;default :dataout<=num0; endcaseendelse if(state=3'b011)beginled_bit=8'b11101111;case(fen1)0: dataout<=num0; 1: da