數(shù)字電子鐘設(shè)計(jì)課程設(shè)計(jì)

1、X Y 學(xué) 院EDA課 程 設(shè) 計(jì)題 目 數(shù)字電子鐘設(shè)計(jì)系 (部)班 級(jí)姓 名學(xué) 號(hào)指導(dǎo)教師 2015 年 7 月 6 日至 7 月 10 日 共 一 周2015年 7 月 10日課程設(shè)計(jì)成績(jī)?cè)u(píng)定表目錄1 引言 . 1 2 系統(tǒng)設(shè)計(jì). 22.1 總原理圖. 2 2.2 “秒”模塊 . 2 2.3 “分”模塊 . 3 2.4 “時(shí)”模塊 . 3 2.5 校時(shí)模塊. 32.6 報(bào)時(shí)模塊. 43 仿真調(diào)試. 53.1 秒仿真. 53.2 分仿真. 53.3 時(shí)仿真. 63.4 校時(shí)仿真. 63.5 報(bào)時(shí)仿真. 73.6 調(diào)試結(jié)果. 74 總結(jié) . 8參考文獻(xiàn). 9附錄 . 10課程設(shè)計(jì)說(shuō)明書1 引言

2、電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA: Electronic Design Automation）已成為不可逆轉(zhuǎn)的潮流，它是包含CAD、CAE、CAM等與計(jì)算機(jī)輔助設(shè)計(jì)或設(shè)計(jì)自動(dòng)化等相關(guān)技術(shù)的總稱。隨著信息時(shí)代的到來(lái)，信息電子產(chǎn)品已不斷地向系統(tǒng)高度集成化和高度微型化發(fā)展，使得傳統(tǒng)的手工設(shè)計(jì)和生產(chǎn)技術(shù)無(wú)法滿足信息產(chǎn)品的社會(huì)和市場(chǎng)需要，因此，人們開(kāi)始借助于EDA技術(shù)進(jìn)行產(chǎn)品的設(shè)計(jì)和開(kāi)發(fā)。目前EDA技術(shù)主要是以計(jì)算機(jī)軟件工具形式表現(xiàn)出來(lái)的，對(duì)于現(xiàn)代復(fù)雜的電子產(chǎn)品設(shè)計(jì)和開(kāi)發(fā)來(lái)說(shuō)，一般需要考慮“自上而下”三個(gè)不同層次內(nèi)容的設(shè)計(jì)(即：系統(tǒng)結(jié)構(gòu)級(jí)設(shè)計(jì)，PCB板級(jí)設(shè)計(jì)和IC集成芯片級(jí)設(shè)計(jì))。Protel DXP軟件系統(tǒng)

3、是一套建立在IBM兼容PC環(huán)境下的CAD電路集成設(shè)計(jì)系統(tǒng)，它是世界上第一套EDA環(huán)境引入到Windows環(huán)境的EDA開(kāi)發(fā)工具，具有高度的集成性和可擴(kuò)展性。本設(shè)計(jì)就是利用Protel DXP 進(jìn)行原理圖設(shè)計(jì)、PCB布局布線、進(jìn)行電路仿真測(cè)試。通過(guò)本設(shè)計(jì)充分了解到Protel DXP的特點(diǎn)并且充分掌握了Protel DXP的設(shè)計(jì)系統(tǒng)的基礎(chǔ)知識(shí)。這次課程設(shè)計(jì)主要是培養(yǎng)我們的實(shí)際動(dòng)手能力以及對(duì)EDA這門課程深入理解的程度，增強(qiáng)我們對(duì)EDA程序設(shè)計(jì)流程的掌握。同時(shí)，這次的設(shè)計(jì)還要求我們掌握計(jì)數(shù)器的編程及設(shè)計(jì)，六十進(jìn)制計(jì)數(shù)器和二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法，以及各個(gè)進(jìn)制之間的關(guān)系。1課程設(shè)計(jì)說(shuō)明書2 系統(tǒng)設(shè)計(jì)

4、2.1 總原理圖通過(guò)對(duì)設(shè)計(jì)要求的分析，我們可以得出該電路應(yīng)具有“秒”模塊、“分”模塊、“時(shí)”模塊、“報(bào)時(shí)”模塊以及“校時(shí)”模塊，從而我們可以得出如圖1的總體設(shè)計(jì)原理圖：圖12.2 “秒”模塊“秒”模塊如圖2所示：圖22課程設(shè)計(jì)說(shuō)明書我們可以看到有兩個(gè)輸入引腳和三個(gè)輸出引腳，clk為脈沖輸入端，reset為復(fù)位端，secl3.0為秒的低四位，sech3.0為秒的高四位，cin為進(jìn)位端。 功能: 實(shí)現(xiàn)輸出秒的碼值及進(jìn)位，并且具有異步復(fù)位功能。2.3 “分”模塊“分”模塊如圖3所示：圖 3其各個(gè)管腳功能與“秒”模塊相同。功能:同秒模塊，實(shí)現(xiàn)輸出分的碼值及進(jìn)位，并且具有異步復(fù)位功能。2.4 “時(shí)”模塊

5、“時(shí)”模塊如圖4所示：圖 4其各管腳功能同以上兩個(gè)模塊。功能: 實(shí)現(xiàn)輸出時(shí)的碼值，并且具有異步復(fù)位功能，輸出的碼值對(duì)應(yīng)經(jīng)過(guò)譯碼的數(shù)碼管。2.5 校時(shí)模塊該模塊在設(shè)計(jì)中共需要三個(gè)，其功能完全一樣，如圖5所示：3課程設(shè)計(jì)說(shuō)明書實(shí)際上，校時(shí)模塊相當(dāng)于一個(gè)二選一數(shù)選器：a、b是兩個(gè)輸入端，ctrl端為控制端，c為輸出端。功能:選擇時(shí)、分、秒模塊的輸入時(shí)鐘，走秒模式下時(shí)、分、秒的輸入時(shí)鐘分別為1hz脈沖、秒進(jìn)位輸出、分進(jìn)位輸出；校時(shí)模式下時(shí)、分、秒的輸入時(shí)鐘分別為keys、keym、keyh輸出的脈沖，從而達(dá)到走秒與校時(shí)的切換。2.6 報(bào)時(shí)模塊該模塊如圖6所示：圖 6功能:輸入為分模塊、秒模塊的輸出碼值

6、以及三個(gè)不同頻率脈沖（gp、dp、wu），輸出為要送入數(shù)碼管的分、秒碼值以及輸出脈沖（蜂鳴器）。輸出的脈沖由輸入的分、秒碼值決定。當(dāng)輸入mh,ml,sh分別為5、9、5，sl為（1 or 3 or 5 or 7）時(shí)輸出p為低頻，即512 Hz，當(dāng)輸入mh,ml,sh分別為5、9、5，sl為9時(shí)，輸出p為高頻，即1024Hz。輸入碼值為其它時(shí)輸出為wu，即0 Hz。輸出的碼值對(duì)應(yīng)輸入的碼值不變。4課程設(shè)計(jì)說(shuō)明書3 仿真調(diào)試3.1 秒仿真秒仿真的結(jié)果如圖7所示：圖 7由仿真圖知當(dāng)計(jì)數(shù)值達(dá)到59時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)清零并產(chǎn)生進(jìn)位信號(hào)，符合設(shè)計(jì)要求。3.2 分仿真分仿真結(jié)果如圖8所示：圖5課程設(shè)

7、計(jì)說(shuō)明書由仿真圖知當(dāng)計(jì)數(shù)值達(dá)到59時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)清零并產(chǎn)生進(jìn)位信號(hào)，符合設(shè)計(jì)要求。3.3 時(shí)仿真時(shí)仿真結(jié)果如圖9所示：圖9由仿真圖知當(dāng)計(jì)數(shù)值達(dá)到23時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)清零，符合設(shè)計(jì)要求。3.4 校時(shí)仿真校時(shí)仿真如圖10所示：圖106課程設(shè)計(jì)說(shuō)明書當(dāng)ctrl為1時(shí)輸出波形同b，ctrl為0時(shí)輸出波形同a，符合設(shè)計(jì)要求。3.5 報(bào)時(shí)仿真報(bào)時(shí)仿真結(jié)果如圖11所示，前三個(gè)輸入對(duì)應(yīng)為595 ，第四個(gè)輸出為1、3、5、7時(shí)輸出波形為dp，第四位為9時(shí)輸出波形為gp，其他情況輸出波形為wu，符合設(shè)計(jì)要求。圖 113.6 調(diào)試結(jié)果初始時(shí)，control，reset清零，秒表每秒加一，60s

8、時(shí)秒表清零，分加一，分達(dá)到59時(shí)，且秒達(dá)到59，后一秒時(shí)加一，達(dá)到23時(shí)59分59秒后一秒全部清零。當(dāng)摁下reset鍵時(shí)，顯示“00 00 00”，當(dāng)把control鍵撥到1時(shí)，時(shí)鐘暫停，摁keys、keym、keth分別能使秒、分、時(shí)數(shù)字加一。把時(shí)間調(diào)到“00 59 45”把control鍵撥回0，則時(shí)鐘從“00 59 45”開(kāi)始計(jì)時(shí)，當(dāng)分到達(dá)59，秒分別走到51、53、55、57時(shí)，蜂鳴器低音（512Hz）分別響一秒鐘，當(dāng)走到59時(shí)，蜂鳴器發(fā)出高音（1024Hz）響一秒，響完便是整點(diǎn)。7課程設(shè)計(jì)說(shuō)明書4 總結(jié)這次EDA課程設(shè)計(jì)歷時(shí)一個(gè)星期，在整整一個(gè)星期的日子里，可以說(shuō)是苦多于甜，但是可以

9、學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書本上所沒(méi)有學(xué)到過(guò)的知識(shí)。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開(kāi)心。在此次課設(shè)中，我們遇到了很多的問(wèn)題，而這些問(wèn)題我們也不是那么輕易就能夠解決掉的，此時(shí)，我們就會(huì)去翻閱相關(guān)資料，或者是請(qǐng)教其他同學(xué)，這樣我們就能很快的把問(wèn)題給決絕掉了，那種感覺(jué)真的讓人很舒暢，這也讓我們明白了一件事，在學(xué)習(xí)中我們?nèi)鄙俨涣送瑢W(xué)、老師的幫助，他們能夠很快的解決一些問(wèn)題。在對(duì)波形進(jìn)行仿真時(shí)，出現(xiàn)了仿真結(jié)果不正確的問(wèn)題，經(jīng)過(guò)細(xì)心檢查、修正，仿真結(jié)果完美顯示，同時(shí)，在進(jìn)行最

10、后的下載后，硬件上不能正確實(shí)現(xiàn)設(shè)計(jì)功能，這時(shí)，依舊需要耐心的去調(diào)試，在將每一模塊進(jìn)行認(rèn)真檢查后，設(shè)計(jì)結(jié)果完美實(shí)現(xiàn)。這讓我們嘗到了苦盡甘來(lái)的那種味道，很少悅?cè)恕？偟膩?lái)說(shuō)，這次設(shè)計(jì)的數(shù)字秒表還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在老師的辛勤的指導(dǎo)以及同學(xué)的耐心幫助下，終于游逆而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。最后，對(duì)給過(guò)我?guī)椭乃型瑢W(xué)和各位指導(dǎo)老師再次表示忠心的感謝！8課程設(shè)計(jì)說(shuō)明書參考文獻(xiàn)1.Voknei A.Pedroni.

11、VHDL數(shù)字電路設(shè)計(jì)教程.電子工業(yè)出版社，2008.52.潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程（第二版）.科學(xué)出版社，2005.23.焦素敏.EDA應(yīng)用技術(shù).清華大學(xué)出版社，2002.49課程設(shè)計(jì)說(shuō)明書附錄秒程序library ieee;entity second isport(clk,reset:in std_logic;sec1,sec2:out std_logic_vector(3 downto 0)； cin:out std_logic);end second;architecture second1 of second issignal sec1_t,sec2_t:std_logic_v

12、ector(3 downto 0); beginprocess(clk,reset)beginif reset='1'thensec1_t<="0000"sec2_t<="0000"elsif clk'event and clk='1'thenif sec1_t="1001"thensec1_t<="0000"if sec2_t="0101"thensec2_t<="0000"elsesec2_t<=sec

13、2_t+1;end if;elsesec1_t<=sec1_t+1;10課程設(shè)計(jì)說(shuō)明書end if;if sec1_t="1001" and sec2_t="0101"thencin<='1'elsecin<='0'end if;end if;end process;sec1<=sec1_t;sec2<=sec2_t;end second1;分程序library ieee;entity minute isport(clk,reset:in std_logic;min1,min2:out std

14、_logic_vector(3 downto 0); cin1:out std_logic);end minute;architecture minute1 of minute issignal min1_t, min2_t:std_logic_vector(3 downto 0); beginprocess(clk,reset)beginif reset='1'thenmin1_t<="0000"min2_t<="0000"elsif clk'event and clk='1'then11課程設(shè)計(jì)說(shuō)明

15、書if min1_t="1001"thenmin1_t<="0000"if min2_t="0101"thenmin2_t<="0000"elsemin2_t<= min2_t+1;end if;elsemin1_t<= min1_t+1;end if;if min1_t="1001" and min2_t="0101"thencin1<='1'elsecin1<='0'end if;end if;end p

16、rocess;min1<=min1_t;min2<=min2_t;end minute1;時(shí)程序library ieee;entity hour isport (clk,reset:in std_logic;hour1,hour2:out std_logic_vector(3 downto 0); end hour;architecture hour1 of hour is12課程設(shè)計(jì)說(shuō)明書signal hour1_t,hour2_t:std_logic_vector(3 downto 0); beginprocess(clk,reset)beginif reset='1&

17、#39;thenhour1_t<="0000"hour2_t<="0000"elsif clk'event and clk='1'thenif hour1_t="0011" and hour2_t="0010"then hour1_t<="0000"hour2_t<="0000"elseif hour1_t="0011"thenhour1_t<="0000"if hour2_t=&q

18、uot;0010"thenhour2_t<="0000"elsehour2_t<=hour2_t+1;end if;elsehour1_t<=hour1_t+1;end if;end if;end if;end process;hour1<=hour1_t;hour2<=hour2_t;end hour1;13課程設(shè)計(jì)說(shuō)明書校時(shí)程序library ieee;entity shu_1 isport(ctrl,a,b:in std_logic;c:out std_logic);end shu_1;architecture shu of shu_1 isbeginc <=a when ct