數(shù)字電子技術(shù)實(shí)驗(yàn)（終稿）

1、數(shù)字電子技術(shù)實(shí)驗(yàn)一、數(shù)字電子技術(shù)實(shí)驗(yàn)簡(jiǎn)介1. 實(shí)驗(yàn)任務(wù)2. 實(shí)驗(yàn)設(shè)備3. 實(shí)驗(yàn)要求4. 實(shí)驗(yàn)中應(yīng)注意的問(wèn)題二、數(shù)字電子技術(shù)實(shí)驗(yàn)?zāi)夸泴?shí)驗(yàn)一 TTL邏輯門電路的參數(shù)測(cè)試實(shí)驗(yàn)二 組合邏輯電路的分析和設(shè)計(jì)實(shí)驗(yàn)三 觸發(fā)器及其應(yīng)用實(shí)驗(yàn)四 計(jì)數(shù)器及其應(yīng)用實(shí)驗(yàn)五 綜合設(shè)計(jì)性實(shí)驗(yàn)數(shù)字電子技術(shù)實(shí)驗(yàn)簡(jiǎn)介（一） 實(shí)驗(yàn)任務(wù)1. 鞏固、加深理解所學(xué)的基礎(chǔ)知識(shí)。2. 訓(xùn)練實(shí)驗(yàn)技能，學(xué)會(huì)獨(dú)立進(jìn)行實(shí)驗(yàn)，提高動(dòng)手操作能力。3. 通過(guò)實(shí)驗(yàn)樹立工程實(shí)際觀點(diǎn)和嚴(yán)謹(jǐn)?shù)目茖W(xué)作風(fēng)。（二） 實(shí)驗(yàn)設(shè)備1. 數(shù)字電子技術(shù)實(shí)驗(yàn)箱、雙蹤示波器、數(shù)字萬(wàn)用表。2. 各個(gè)單獨(dú)實(shí)驗(yàn)所需的電阻、集成芯片。3. 專用電纜線和一些普通導(dǎo)線。（三）實(shí)驗(yàn)要求1. 掌握

2、數(shù)字電子技術(shù)實(shí)驗(yàn)箱等常用儀器的基本原理、功能及其使用方法。 2. 掌握常用數(shù)字集成電路的主要參數(shù)及邏輯功能的基本測(cè)試方法、器件優(yōu)劣的判斷。 3. 具有使用儀器查找和排除電路故障的能力，能根據(jù)電路原理對(duì)故障現(xiàn)象進(jìn)行分析，借助相關(guān)儀器，逐步縮小故障范圍，排除故障。4. 通過(guò)實(shí)驗(yàn)，進(jìn)一步掌握數(shù)字電子電路的綜合分析與設(shè)計(jì)方法。 （四）實(shí)驗(yàn)中應(yīng)注意的問(wèn)題1. 電路設(shè)計(jì)問(wèn)題 在數(shù)字邏輯電路設(shè)計(jì)時(shí)，應(yīng)根據(jù)要求進(jìn)行設(shè)計(jì)。2. 布線問(wèn)題 做到認(rèn)真、合理地布線：（1） 設(shè)計(jì)電路，畫出邏輯電路圖，并標(biāo)出各管腳號(hào)，將所用芯片所有端（數(shù)據(jù)輸入，使能、清零、置位等端子）預(yù)先標(biāo)記：接電源、地或外部輸入信號(hào)等，為實(shí)驗(yàn)布線打好

3、基礎(chǔ)。（2） 布線時(shí)，先將電源和地線接好（包括使能端、清零端等），再按信號(hào)的輸入輸出關(guān)系連好電路，需要經(jīng)常變換的信號(hào)線最后接。（3） 接好后，對(duì)照電路圖仔細(xì)核對(duì)后，再打開電源，開始實(shí)驗(yàn)測(cè)試。3. 故障的檢測(cè)與排除用設(shè)計(jì)好的數(shù)字電路進(jìn)行實(shí)驗(yàn)，電路達(dá)不到預(yù)期的邏輯功能時(shí)，如果是組合電路，說(shuō)明電路沒能按真值表工作；如是時(shí)序電路，說(shuō)明電路沒能按狀態(tài)表工作，均表明電路存在故障。發(fā)現(xiàn)和排除故障主要掌握數(shù)字電路是一個(gè)二元系統(tǒng)（只用“0”和“1”兩種狀態(tài)）的特點(diǎn)，利用“邏輯判斷”方法：（1） 完成布線后應(yīng)檢查一遍，以查出漏接和錯(cuò)接的導(dǎo)線。（2） 檢查電源是否正常，芯片是否發(fā)燙，如是，則立即斷電。（3） 用萬(wàn)用

4、表查出斷線、引線虛接等。按照電路的邏輯功能，分別檢查各級(jí)電路的輸入輸出是否正常。（4） 對(duì)于有故障的多級(jí)電路，為減少調(diào)測(cè)工作量，可將可疑范圍分成兩個(gè)區(qū)，分別檢測(cè)。（5） 如果懷疑芯片壞了，對(duì)于SSI或簡(jiǎn)單功能的MSI，可以通過(guò)測(cè)試它的邏輯功能，迅速判斷芯片的好壞。實(shí)驗(yàn)一 TTL邏輯門電路的參數(shù)測(cè)試一、實(shí)驗(yàn)?zāi)康?. 學(xué)習(xí)TTL集成與非門邏輯功能和主要參數(shù)的測(cè)量方法。2. 通過(guò)測(cè)試TTL與非門的電壓傳輸特性，進(jìn)一步理解門電路的重要參數(shù)及其意義。3.了解一般的集成門電路器件的常用封裝形式和引腳排列規(guī)律，掌握使用方法。4. 熟悉數(shù)字電子技術(shù)實(shí)驗(yàn)箱的結(jié)構(gòu)和使用方法。二、實(shí)驗(yàn)原理 實(shí)驗(yàn)中使用74LS00四

5、-2輸入“與非”門和74LS20二-4輸入“與非”門。其引腳排列如圖11和圖12所示。圖11 74LS00引腳排列 圖12 74LS20引腳排列1. 與非門的邏輯功能與非門的邏輯功能是：當(dāng)輸入端中有一個(gè)或一個(gè)以上是低電平時(shí)，輸出端為高電平；只有當(dāng)輸入端全部為高電平時(shí)，輸出端才是低電平（即有“0”得“1”，全“1”得“0”。）2. 四-2與非門74LS20的主要參數(shù)1）低電平輸入電流：是指被測(cè)輸入端接地，其余輸入端懸空，輸出端空載時(shí)，由被測(cè)輸入端流出的電流值。在多級(jí)門電路中，相當(dāng)于前級(jí)門輸出低電平時(shí)，后級(jí)向前級(jí)門灌入的電流，因此它關(guān)系到前級(jí)門的灌電流負(fù)載能力，即直接影響前級(jí)門電路帶負(fù)載的個(gè)數(shù)，因

6、此希望小些。2）高電平輸入電流：是指被測(cè)輸入端接高電平，其余輸入端接地，輸出端空載時(shí)，流入被測(cè)輸入端的電流值。在多級(jí)門電路中，它相當(dāng)于前級(jí)門輸出高電平時(shí)，前級(jí)門的拉電流負(fù)載，其大小關(guān)系到前級(jí)門的拉電流負(fù)載能力，希望小些。由于較小，難以測(cè)量，一般免于測(cè)試。3) 扇出系數(shù)：扇出系數(shù)是指門電路能驅(qū)動(dòng)同類門的個(gè)數(shù)，它是衡量門電路負(fù)載能力的一個(gè)參數(shù)，TTL與非門有兩種不同性質(zhì)的負(fù)載，即灌電流負(fù)載和拉電流負(fù)載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)和高電平扇出系數(shù)。通常 ，則 ，故常以作為門的扇出系數(shù)。4) 電壓傳輸特性：TTL門的輸出電壓隨輸入電壓而變化的曲線稱為門的電壓傳輸特性（如圖1-3所示），通過(guò)它

7、可讀得門電路的一些重要參數(shù)，如輸出高電平 、輸出電平、關(guān)門電平、開門電平、閾值電平及抗干擾容限、等值。 TTL與非門的電壓傳輸特性UO/VUI/V3210.51.01.5OUiL(max)UiH(min)UoH(min)UoL(max) 圖1-35）空載導(dǎo)通功耗 指輸入全部為高電平、輸出為低電平且不帶負(fù)載時(shí)的功率損耗。6）空載截止功耗： 指輸入有低電平、輸出為高電平且不帶負(fù)載時(shí)的功率損耗。7）噪聲容限：電路能夠保持正確的邏輯關(guān)系所允許的最大抗干擾值，稱為噪聲電壓容限。輸入低電平時(shí)的噪聲容限為 ，輸入高電平時(shí)的噪聲容限為。通常TTL門電路的取其最小值2.0V, 取其最大值0.8V。8） 平均傳輸

8、延遲時(shí)間：它是與非門的輸出波形相對(duì)與輸入波形的時(shí)間延遲，是衡量開關(guān)電路速度的重要指標(biāo)。一般情況下，低速組件的約為40 60ns，中速組件的約為15 40ns，高速組件的為8 15ns，超高速組件的小于8ns。一個(gè)與非門的平均傳輸延遲時(shí)間可以通過(guò)下式近似計(jì)算： =T/6,T為用三個(gè)門電路組成振蕩器的周期。注：一般集成電路有74LS系列的低功耗肖特基TTL電路和74HC系列的高速CMOS電路。它們?cè)谶壿嬌霞嫒荩唧w物理參數(shù)不同。CMOS電路輸出高電平Vcc，輸出低電平0V（規(guī)定輸入高電平電壓0.7Vcc，輸入低電平電壓0.3 Vcc），在我們的實(shí)驗(yàn)中Vcc5V。TTL電路的輸出高電平為2.43.

9、6V，輸入開門電平1.41.8V，輸出低電平為00.5V，輸入關(guān)門電平0.81V。在實(shí)驗(yàn)中采用同一電源，經(jīng)實(shí)際測(cè)定可以直接聯(lián)接，但有些條件下須要通過(guò)接口轉(zhuǎn)接，用74LS門電路驅(qū)動(dòng)74HC門電路時(shí)，輸出高電平電壓應(yīng)大于3.5V。而74HC門電路驅(qū)動(dòng)74LS門電路時(shí)要加下拉電阻，扇出系數(shù)應(yīng)小于10。三、實(shí)驗(yàn)設(shè)備及器件 數(shù)字電子技術(shù)實(shí)驗(yàn)箱、萬(wàn)用表、集成芯片74LS00、74LS20、導(dǎo)線等。四、實(shí)驗(yàn)內(nèi)容1、“與非”門邏輯功能測(cè)試選用雙4輸入與非門74LS20或74LS00集成塊各一片，按圖14電路圖和所標(biāo)引腳接線，輸入端A、B、C、D按表中給出邏輯電平組合，觀測(cè)出對(duì)應(yīng)的邏輯電平，并填入表1-1中。（

10、74LS00的接線原理與上相同） 圖14 門電路測(cè)試原理圖表11 74LS20 4輸入“與非”門測(cè)試輸 入 端輸出端Y輸 入 端輸出端YA B C D邏輯狀態(tài)A B C D邏輯狀態(tài)0 0 0 01 0 0 00 0 0 11 0 0 10 0 1 01 0 1 00 0 1 11 0 1 10 1 0 01 1 0 00 1 0 11 1 0 10 1 1 01 1 1 00 1 1 11 1 1 12、74LS20主要參數(shù)的測(cè)試(1) 分別按圖1-5的(a)、(b)、（c）、（d）、（e）接線并進(jìn)行測(cè)試，將測(cè)試結(jié)果記入表12中。在圖（e）中，調(diào)節(jié)可調(diào)電位器使得電壓。 圖1-5圖1-5 （e）

11、 圖1-6表1-2ICCL(mA)ICCH(mA)IiL(mA)IiH(mA)IoL(mA)(2)按圖1-6接線，調(diào)節(jié)電位器，使從OV向高電平變化，逐點(diǎn)測(cè)量和的對(duì)應(yīng)值，記入表1-3中。表1-3（V）00.20.40.60.81.01.52.02.53.03.54.0（V）五、實(shí)驗(yàn)報(bào)告1實(shí)驗(yàn)?zāi)康? 2實(shí)驗(yàn)原理; 3實(shí)驗(yàn)儀器; 4實(shí)驗(yàn)電路; 5實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)步驟、實(shí)驗(yàn)數(shù)據(jù);6記錄、整理實(shí)驗(yàn)結(jié)果，并對(duì)結(jié)果進(jìn)行分析。7、畫出實(shí)測(cè)的電壓傳輸特性曲線，并從中讀出各有關(guān)參數(shù)值。附1：集成電路芯片簡(jiǎn)介數(shù)字電子技術(shù)實(shí)驗(yàn)中所用到的集成芯片都是雙列直插式的，其引腳排列規(guī)則如圖1-1、1-2所示。識(shí)別方法是：正對(duì)集成

12、電路型號(hào)（如74LS20）或看標(biāo)記（左邊的缺口或小圓點(diǎn)標(biāo)記），從左下角開始按逆時(shí)針?lè)较蛞?，2，3，依次排列到最后一腳（在左上角）。在標(biāo)準(zhǔn)形TTL集成電路中，電源端一般排在左上端，接地端GND一般排在右下端。如74LS20為14腳芯片，14腳為，7腳為GND。若集成芯片引腳上的功能標(biāo)號(hào)為NC，則表示該引腳為空腳，與內(nèi)部電路不連接。附2：TTL集成電路使用規(guī)則1、接插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插反。2、電源電壓使用范圍為4.5V5.5V之間，實(shí)驗(yàn)中要求使用5V。電源極性絕對(duì)不允許接錯(cuò)。 3、閑置輸入端處理方法 (1) 懸空，相當(dāng)于正邏輯“1”。對(duì)于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實(shí)驗(yàn)時(shí)允許懸

13、空處理。但易受外界干擾，導(dǎo)致電路的邏輯功能不正常。因此，對(duì)于接有長(zhǎng)線的輸入端，中規(guī)模以上的集成電路和使用集成電路較多的復(fù)雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。 (2) 直接接電源電壓（也可以串入一只110K的固定電阻）或接至某一固定電壓(2.4V4.5V)的電源上，或與輸入端為接地的多余與非門的輸出端相接。 (3) 若前級(jí)驅(qū)動(dòng)能力允許，可以與使用的輸入端并聯(lián)。4、輸入端通過(guò)電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。當(dāng)R680時(shí)，輸入端相當(dāng)于邏輯“0”；當(dāng)R4.7 K時(shí)，輸入端相當(dāng)于邏輯“1”。對(duì)于不同系列的器件，要求的阻值不同。 5、輸出端不允許并聯(lián)使用，否則不僅會(huì)使

14、電路邏輯功能混亂，并會(huì)導(dǎo)致器件損壞。 6、輸出端不允許直接接地或直接接5V電源，否則將損壞器件，有時(shí)為了使后級(jí)電路獲得較高的輸出電平，允許輸出端通過(guò)電阻R接至，一般取R35.1 K。實(shí)驗(yàn)二 組合邏輯電路的分析和設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?. 熟練掌握組合邏輯電路的分析、設(shè)計(jì)與測(cè)試的基本方法。2. 學(xué)習(xí)用小規(guī)模集成電路設(shè)計(jì)組合邏輯電路的方法。3. 學(xué)習(xí)用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯函數(shù)的方法。二、實(shí)驗(yàn)原理 1. 組合電路是最常見的邏輯電路，可以用一些常用的門電路來(lái)組合成具有其它功能的門電路。 2. 組合邏輯電路的分析是根據(jù)所給的邏輯電路，寫出其輸入與輸出之間的邏輯函數(shù)表達(dá)式或真值表，從而確定該電路的邏輯功能

15、。 3. 組合邏輯電路的設(shè)計(jì)過(guò)程是在理想情況下進(jìn)行的，即假設(shè)一切器件均沒有延遲效應(yīng)。設(shè)計(jì)組合電路的一般步驟為：（1）根據(jù)設(shè)計(jì)任務(wù)的要求確定輸入、輸出變量，并列出真值表；（2）用邏輯代數(shù)或卡諾圖化簡(jiǎn)法求出簡(jiǎn)化的邏輯表達(dá)式，并按實(shí)際選用邏輯門的類型修改邏輯表達(dá)式；（3）根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路；（4）用實(shí)驗(yàn)來(lái)驗(yàn)證設(shè)計(jì)的正確性。三、實(shí)驗(yàn)設(shè)備及器件 數(shù)字電子技術(shù)實(shí)驗(yàn)箱、萬(wàn)用表、集成芯片74LS00、74LS86、74HC20、74HC138、74HC151導(dǎo)線等。四、實(shí)驗(yàn)內(nèi)容1、分析、測(cè)試用與非門74LS00組成半加器的邏輯功能（1）寫出圖2-1所示電路的邏輯函數(shù)表達(dá)

16、式； 圖2-1 圖2-1（2）根據(jù)邏輯函數(shù)表達(dá)式列出真值表，并填入表2-1中；表2-1輸入變量輸出變量ABSC00011011 (3) 根據(jù)圖2-1在數(shù)字電子技術(shù)實(shí)驗(yàn)箱上連線，輸入信號(hào)接至數(shù)據(jù)開關(guān)上，輸出信號(hào)接邏輯電平顯示。按表2-1進(jìn)行邏輯狀態(tài)測(cè)試，檢驗(yàn)理論分析和實(shí)際驗(yàn)證是否一致。2、用與非門74LS00和異或門74LS86設(shè)計(jì)全加器(1) 寫出全加器的邏輯函數(shù)表達(dá)式； （2）根據(jù)邏輯函數(shù)表達(dá)式列出真值表，并填入表2-2中；表2-2輸入變量輸出變量000001010011100101110111(3) 根據(jù)設(shè)計(jì)的電路圖，在數(shù)字電子技術(shù)實(shí)驗(yàn)箱上連線，輸入信號(hào)接至數(shù)據(jù)開關(guān)上，輸出信號(hào)接邏輯電平顯

17、示。按表2-2進(jìn)行邏輯狀態(tài)測(cè)試，檢驗(yàn)理論分析和實(shí)際驗(yàn)證是否一致。3、用3-8譯碼器74HC138、四輸入與非門74LS20或二輸入與非門74LS00設(shè)計(jì)全加器根據(jù)所設(shè)計(jì)的電路接線，按照表2-2的全加器真值表檢驗(yàn)設(shè)計(jì)電路的正確性，并將測(cè)試結(jié)果列在自擬的表格中。4、用8選1的數(shù)據(jù)選擇器74LS151設(shè)計(jì)全加器根據(jù)所設(shè)計(jì)的電路接線，按照表2-2的全加器真值表檢驗(yàn)設(shè)計(jì)電路的正確性，并將測(cè)試結(jié)果列在自擬的表格中。五、實(shí)驗(yàn)報(bào)告1實(shí)驗(yàn)?zāi)康? 2實(shí)驗(yàn)原理; 3實(shí)驗(yàn)儀器; 4實(shí)驗(yàn)電路; 5實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)步驟、實(shí)驗(yàn)數(shù)據(jù)以及設(shè)計(jì)的電路圖；6記錄、整理實(shí)驗(yàn)結(jié)果，并對(duì)結(jié)果進(jìn)行分析。附：所用集成芯片的引腳排列1. 74L

18、S138引腳排列及功能表2. 74HC138引腳排列及功能表參見教材P145-P146頁(yè)。3. 74HCl51引腳排列4. 74LS86引腳排列 實(shí)驗(yàn)三 觸發(fā)器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?掌握基本RS鎖存器，JK、D和T觸發(fā)器的邏輯功能；2. 掌握集成觸發(fā)器的邏輯功能及使用方法；3. 熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法；4. 掌握觸發(fā)器的應(yīng)用。二、實(shí)驗(yàn)原理觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1”和“0”，在一定的外界信號(hào)作用下，可以從一個(gè)穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個(gè)穩(wěn)定狀態(tài)，它是一個(gè)具有記憶功能的二進(jìn)制信息存貯器件，是構(gòu)成各種時(shí)序電路的最基本邏輯單元。 1、基本RS鎖存器 圖3-1為由兩個(gè)與非門交叉耦合構(gòu)成

19、的基本RS鎖存器，它具有置“0”、置“1”和“保持”三種功能。表3-1為基本RS鎖存器的功能表。 圖3-1 表3-1 2、JK觸發(fā)器常用作緩沖存儲(chǔ)器、移位寄存器和計(jì)數(shù)器。在輸入信號(hào)為雙端的情況下，JK觸發(fā)器是功能完善、使用靈活和通用性較強(qiáng)的一種觸發(fā)器。本實(shí)驗(yàn)采用74LS112雙JK觸發(fā)器，是下降邊沿觸發(fā)的邊沿觸發(fā)器。其觸發(fā)方程是，引腳功能及邏輯符號(hào)如圖3-2所示 ，邏輯功能見表3-2。 圖3-2 表3-23、D觸發(fā)器可用作數(shù)字信號(hào)的寄存、移位寄存、分頻和波形發(fā)生等。其觸發(fā)方程是，引腳功能及邏輯符號(hào)如圖3-3所示 ，邏輯功能見表3-3。 圖3-3 表3-34、觸發(fā)器之間的相互轉(zhuǎn)換（1）將JK觸發(fā)

20、器的J、k兩端連在一起，并認(rèn)它為T端，就得到所需的T觸發(fā)器。其觸發(fā)方程是，電路如圖3-4（a）所示。（2）將JK觸發(fā)器的J、k兩端連在一起，并令其為1，就得到了觸發(fā)器。其觸發(fā)方程為，電路如圖3-4（b）所示。 圖3-4 （a） （b） （3）D觸發(fā)器可以轉(zhuǎn)換成觸發(fā)器，電路如圖3-5（a）所示。 圖3-5 （a） (b) （4）JK觸發(fā)器轉(zhuǎn)換成D觸發(fā)器，電路如圖3-5（b）所示。 （5）D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器，電路自行設(shè)計(jì)。 5、觸發(fā)器的應(yīng)用 觸發(fā)器是構(gòu)成各種時(shí)序電路最基本的邏輯單元，可構(gòu)成各種類型的計(jì)數(shù)器和寄存器之類的控制電路。三、實(shí)驗(yàn)設(shè)備及器件 數(shù)字電子技術(shù)實(shí)驗(yàn)箱、萬(wàn)用表、集成芯片74LS

21、00、74LS74、74LS112、導(dǎo)線等。四、實(shí)驗(yàn)內(nèi)容1、測(cè)試基本RS鎖存器的邏輯功能按圖3-1接線，、端接數(shù)據(jù)開關(guān)，端和接至邏輯電平顯示，改變、，觀察和端的狀態(tài)，記錄在表3-4中。表3-5000110112.、測(cè)試雙JK觸發(fā)器74LS112邏輯功能(1) 測(cè)試JK觸發(fā)器的復(fù)位、置位功能任取一只JK觸發(fā)器，、J、K端接數(shù)據(jù)開關(guān)，CP端接單次脈沖源，和端接至邏輯電平顯示。要求改變、（J、K、CP處于任意狀態(tài)），觀察和端的狀態(tài)，記錄在表3-5中。表3-500011011 (2) 測(cè)試JK觸發(fā)器的邏輯功能按表3-6的要求改變J、K、CP端狀態(tài)，觀察和端狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖

22、的下降沿。表3-6測(cè)試要求及記錄結(jié)果JKCP000110010110100110110110（3）將JK觸發(fā)器接成T觸發(fā)器，改變T端的狀態(tài)，觀察端狀態(tài)變化，并將結(jié)果記入表3-7中。表3-7測(cè)試要求及記錄結(jié)果TCP0011010110（4）將JK觸發(fā)器接成觸發(fā)器，改變端的狀態(tài)，觀察端狀態(tài)變化，并將結(jié)果記入表3-8中。表3-8測(cè)試要求及記錄結(jié)果CP00110101103.、測(cè)試雙D觸發(fā)器74LS74的邏輯功能(1) 測(cè)試D觸發(fā)器的復(fù)位、置位功能任取一只D觸發(fā)器，、D端接數(shù)據(jù)開關(guān)，CP端接單次脈沖源，和端接至邏輯電平顯示。要求改變、（D、CP處于任意狀態(tài)），觀察和端的狀態(tài)，記錄在表3-9中。表3-9

23、00011011(2) 測(cè)試D觸發(fā)器的邏輯功能按表3-10的要求改變D、CP端狀態(tài)，觀察和端狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖的上升沿。表3-10測(cè)試要求及記錄結(jié)果DCP0011010110 (3) 將D觸發(fā)器接成觸發(fā)器，改變端的狀態(tài)，觀察端狀態(tài)變化，并將結(jié)果記入表3-11中。表3-11測(cè)試要求及記錄結(jié)果CP0011010110五、實(shí)驗(yàn)報(bào)告1實(shí)驗(yàn)?zāi)康? 2實(shí)驗(yàn)原理; 3實(shí)驗(yàn)儀器; 4實(shí)驗(yàn)電路; 5列出各觸發(fā)器功能測(cè)試表格；6記錄測(cè)試結(jié)果并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析討論。實(shí)驗(yàn)四 計(jì)數(shù)器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)并掌握用集成觸發(fā)器設(shè)計(jì)計(jì)數(shù)器的方法；2. 掌握中規(guī)模集成計(jì)數(shù)器的實(shí)用方法及功能測(cè)試

24、方法；3. 掌握時(shí)序電路的設(shè)計(jì)和調(diào)試方法；4. 掌握運(yùn)用集成計(jì)數(shù)器構(gòu)成1/N分頻器的方法。二、實(shí)驗(yàn)原理 所謂計(jì)數(shù)，就是統(tǒng)計(jì)脈沖的個(gè)數(shù)，計(jì)數(shù)器就是實(shí)現(xiàn)累計(jì)和寄存輸入脈沖個(gè)數(shù)的時(shí)序邏輯部件。計(jì)數(shù)器的應(yīng)用極其廣泛，不僅用來(lái)計(jì)數(shù)，也可以用作分頻、定時(shí)等。計(jì)數(shù)器種類繁多。根據(jù)計(jì)數(shù)體制的不同，計(jì)數(shù)器可分為二進(jìn)制和非二進(jìn)制兩大類。在非二進(jìn)制計(jì)數(shù)器中，最常用的是十進(jìn)制計(jì)數(shù)器，其余一般稱為任意進(jìn)制計(jì)數(shù)器。根據(jù)計(jì)數(shù)器的計(jì)數(shù)增減趨勢(shì)不同，計(jì)數(shù)器又可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和可逆計(jì)數(shù)器。根據(jù)計(jì)數(shù)脈沖引入方式不同，計(jì)數(shù)器又可分為同步計(jì)數(shù)器(計(jì)數(shù)脈沖直接加到所有觸發(fā)器的CP端)和異步計(jì)數(shù)器(計(jì)數(shù)脈沖不直接加到所有觸發(fā)器

25、的CP端)。 1、用集成D觸發(fā)器74LS74構(gòu)成4位二進(jìn)制異步加、減法計(jì)數(shù)器。 圖4-1是用四只D觸發(fā)器構(gòu)成的四位二進(jìn)制異步加法計(jì)數(shù)器，它的連接特點(diǎn)是將每只D觸發(fā)器接成T'觸發(fā)器，再由低位觸發(fā)器的端和高一位的CP端相連接。將圖4-1稍加改動(dòng)，即將低位觸發(fā)器的Q端與高一位的CP端相連接，即構(gòu)成了一個(gè)4位二進(jìn)制減法計(jì)數(shù)器。圖4-12、中規(guī)模十進(jìn)制計(jì)數(shù)器74LS192（1）74LS192的邏輯功能74LS192是同步十進(jìn)制可逆計(jì)數(shù)器，具有雙時(shí)鐘輸入，并具有清零和置數(shù)等功能，其引腳排列及邏輯符號(hào)如圖4-2所示，其功能如表4-1所示。 端：異步置數(shù)端 端：異步清零端 端：非同步借位輸出端 端：非

26、同步進(jìn)位輸出端 端：加計(jì)數(shù)脈沖端 端：減計(jì)數(shù)脈沖端 、端：置數(shù)輸入端 圖4-2表4-1輸入輸出1000000dcbadcba011加計(jì)數(shù)011減計(jì)數(shù)（2）實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)方法一：用異步復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器假定已有N進(jìn)制計(jì)數(shù)器，而需要得到一個(gè)M進(jìn)制計(jì)數(shù)器時(shí)，只要MN，用復(fù)位法使計(jì)數(shù)器計(jì)數(shù)到M時(shí)置“0”，即獲得M進(jìn)制計(jì)數(shù)器。方法二：利用預(yù)置功能獲M進(jìn)制計(jì)數(shù)器（3）計(jì)數(shù)器的級(jí)聯(lián)使用一個(gè)十進(jìn)制計(jì)數(shù)器只能表示09十個(gè)數(shù)，為了擴(kuò)大計(jì)數(shù)器范圍，常用多個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)使用。例如利用進(jìn)位輸出控制高一位的端構(gòu)成加數(shù)級(jí)聯(lián)圖，如圖4-3所示。 圖4-3三、實(shí)驗(yàn)設(shè)備及器件 數(shù)字電子技術(shù)實(shí)驗(yàn)箱、萬(wàn)用表、集成芯片74

27、LS00、74LS74、74LS192、導(dǎo)線等。四、實(shí)驗(yàn)內(nèi)容1、用集成D觸發(fā)器74LS74構(gòu)成4位二進(jìn)制異步加、減法計(jì)數(shù)器。 （1）按圖4-1接線，將低位端接單次脈沖源，輸出端、 接邏輯電平顯示， 、端接高電平接高電平“1”。（2）清零后，逐個(gè)送入單次脈沖，觀察 狀態(tài)，畫出狀態(tài)轉(zhuǎn)換圖。（3）將單次脈沖改為1KHZ的連續(xù)脈沖，觀察的狀態(tài)，畫出狀態(tài)轉(zhuǎn)換圖。（4) 將圖4-1電路中的低位觸發(fā)器的端與高一位的CP端相連接，構(gòu)成減法計(jì)數(shù)器，按實(shí)驗(yàn)內(nèi)容2)，3)，4)進(jìn)行實(shí)驗(yàn)，觀察的狀態(tài)，畫出狀態(tài)轉(zhuǎn)換圖。2、測(cè)試74LS192同步十進(jìn)制計(jì)數(shù)器的邏輯功能計(jì)數(shù)脈沖由1KHZ脈沖源提供，清零端、置數(shù)端、數(shù)據(jù)輸入端、