常見電子類硬件筆試題整理資料復習過程

1、硬件筆試題模擬電路1、基爾霍夫定理的內(nèi)容是什么？基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中,任何時刻,對任一節(jié)點,所有流出節(jié)點的支路電流的代數(shù)和恒等于零.電壓定律：在集總電路中,任何時刻,沿任一回路,所有支路電壓的代數(shù)和恒等于零.2、描述反響電路的概念,列舉他們的應(yīng)用.反響,就是在電子系統(tǒng)中,把輸出回路中的電量輸入到輸入回路中去.反響的類型有：電壓串聯(lián)負反響、電流串聯(lián)負反響、電壓并聯(lián)負反響、電流并聯(lián)負反響.負反響的優(yōu)點：降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非線性失真,有效地擴展放大器的通頻帶,自動調(diào)節(jié)作用.電壓負反響的特點：電路的輸出電壓趨向于維持恒

2、定.電流負反響的特點：電路的輸出電流趨向于維持恒定.3、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源組件R、L和C組成有源濾波器：集成運放和R、C組成,具有不用電感、體積小、重量輕等優(yōu)點.集成運放的開環(huán)電壓增益和輸入阻抗均很高,輸出電阻小,構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用.但集成運放帶寬有限,所以目前的有源濾波電路的工作頻率難以做得很高.數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源,因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步.異步電路：電路沒有統(tǒng)一的時鐘,有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連

3、,這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步,而其它的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步.2、什么是"線與"邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求？將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與.在硬件上,要用OC門來實現(xiàn),同時在輸出端口加一個上拉電阻.由于不用OC門可能使灌電流過大,而燒壞邏輯門.3、解釋setup和holdtimeviolation,畫圖說明,并說明解決方法.威盛VIA2003.11.06上海筆試試題Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應(yīng)提前時

4、鐘上升沿如上升沿有效T時間到達芯片,這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器,只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時間是指觸發(fā)器的時鐘信號上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時間SetupTime和保持時間Holdtime.建立時間是指在時鐘邊沿前,數(shù)據(jù)信號需要保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間.如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間,那么超過量就分別被稱為建立時間裕量和保持時間裕量.4、什么是競爭與冒險現(xiàn)象？

5、怎樣判斷？如何消除？漢王筆試在組合邏輯中,由于門的輸入信號通路中經(jīng)過了不同的延時,導致到達該門的時間不一致叫競爭.產(chǎn)生毛刺叫冒險.如果布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象.解決方法：一是添加布爾式的消去項,二是在芯片外部加電容.5、名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAMDRAM：動態(tài)RAMSSRAM：SynchronousStaticRandomAccessMemory同步靜態(tài)隨機訪問存儲器.它的一種類型的SRAM.SSRAM的所有訪問都在時鐘的上升/下降沿啟動.地址、數(shù)據(jù)輸入和其它限制信號均于時鐘信號相關(guān).這一點與異步SRAM不同,異步SRAM的訪問獨立于時鐘,

6、數(shù)據(jù)輸入和輸出都由地址的變化限制.SDRAM：SynchronousDRAM同步動態(tài)隨機存儲器6 、FPGA和ASIC的概念,他們的區(qū)別.未知答案：FPGA是可編程ASIC.ASIC:專用集成電路,它是面向?qū)ｉT用途的電路,專門為一個用戶設(shè)計和制造的.根據(jù)一個用戶的特定要求,能以低研制本錢,短、交貨周期供貨的全定制,半定制集成電路.與門陣列等其它ASICApplicationSpecificIC相比,它們又具有設(shè)計開發(fā)周期短、設(shè)計制造本錢低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點.7 、什么叫做OTP片、掩膜片,兩者的區(qū)別何在？OTPmeansonetimeprogra

7、m,一次性編程MTPmeansmultitimeprogram,屢次性編程OTPOneTimeProgram是MCU的一種存儲器類型MCU按其存儲器類型可分為MASK掩模ROM、OTP一次性可編程ROM、FLASHROM等類型.MASKROM的MCU價格廉價,但程序在出廠時已經(jīng)固化,適合程序固定不變的應(yīng)用場合；FALSHROM的MCU程序可以反復擦寫,靈活性很強,但價格較高,適合對價格不敏感的應(yīng)用場合或做開發(fā)用途；OTPROM的MCU價格介于前兩者之間,同時又擁有一次性可編程水平,適合既要求一定靈活性,又要求低本錢的應(yīng)用場合,尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品.8、單片機上電后沒有運轉(zhuǎn)

8、,首先要檢查什么？首先應(yīng)該確認電源電壓是否正常.用電壓表測量接地引腳跟電源引腳之間的電壓,看是否是電源電壓,例如常用的5V.接下來就是檢查復位引腳電壓是否正常.分別測量按下復位按鈕和放開復位按鈕的電壓值,看是否正確.然后再檢查晶振是否起振了,一般用示波器來看晶振引腳的波形,注意應(yīng)該使用示波器探頭的“X10'檔.另一個方法是測量復位狀態(tài)下的IO口電平,按住復位鍵不放,然后測量IO口沒接外部上拉的P0口除外的電壓,看是否是高電平,如果不是高電平,那么多半是由于晶振沒有起振.另外還要注意的地方是,如果使用片內(nèi)ROM的話大局部情況下如此,現(xiàn)在已經(jīng)很少有用外部擴ROM的了,一定要將EA引腳拉高,

9、否那么會出現(xiàn)程序亂跑的情況.有時用仿真器可以,而燒入片子不行,往往是由于EA引腳沒拉高的緣故當然,晶振沒起振也是原因只一.經(jīng)過上面幾點的檢查,一般即可排除故障了.如果系統(tǒng)不穩(wěn)定的話,有時是由于電源濾波不好導致的.在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善.如果電源沒有濾波電容的話,那么需要再接一個更大濾波電容,例如220uF的.遇到系統(tǒng)不穩(wěn)定時,就可以并上電容試試越靠近芯片越好.數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？仕蘭微電子2、什么是同步邏輯和異步邏輯？漢王筆試同步邏輯是時鐘之間有固定的因果關(guān)系.異步邏輯是各時鐘之間沒有固定的因果關(guān)系.電路設(shè)計可分類為同步電路和異

10、步電路設(shè)計.同步電路利用時鐘脈沖使其子系統(tǒng)同步運作,而異步電路不使用時鐘脈沖做同步,其子系統(tǒng)是使用特殊的“開始和“完成信號使之同步.由于異步電路具有以下優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性-因此近年來對異步電路研究增加快速,論文發(fā)表數(shù)以倍增,而IntelPentium4處理器設(shè)計,也開始采用異步電路設(shè)計.異步電路主要是組合邏輯電路,用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫限制信號脈沖,其邏輯輸出與任何時鐘信號都沒有關(guān)系,譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的.同步電路是由時序電路存放器和各種觸發(fā)器和組合邏輯電路構(gòu)成的電路,其所有操作都是在嚴格的時鐘限制

11、下完成的.這些時序電路共享同一個時鐘CLK,而所有的狀態(tài)變化都是在時鐘的上升沿或下降沿完成的.3、什么是"線與"邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求？漢王筆試線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能.在硬件上,要用oc門來實現(xiàn)漏極或者集電極開路,由于不用oc門可能使灌電流過大,而燒壞邏輯門,同時在輸出端口應(yīng)加一個上拉電阻.線或那么是下拉電阻4、什么是Setup和Holdup時間？漢王筆試5、setup和holdup時間,區(qū)別.南山之橋6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化.未知7、解釋setup和holdtimeviolation

12、,畫圖說明,并說明解決方法.威盛VIA2003.11.06上海筆試試題Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應(yīng)提前時鐘上升沿如上升沿有效T時間到達芯片,這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器,只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時間是指觸發(fā)器的時鐘信號上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時間SetupTime和保持時間Holdtime.建立時間是指在時鐘邊

13、沿前,數(shù)據(jù)信號需要保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間.如果不滿足建立和保持時間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會出現(xiàn)metastability的情況.如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間,那么超過量就分別被稱為建立時間裕量和保持時間裕量.8、說說對數(shù)字邏輯中的競爭和冒險的理解,并舉例說明競爭和冒險怎樣消除.仕蘭微電子9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？漢王筆試在組合邏輯中,由于門的輸入信號通路中經(jīng)過了不同的延時,導致到達該門的時間不一致叫競爭.產(chǎn)生毛刺叫冒險.如果布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象.解決方法

14、：一是添加布爾式的消去項,二是在芯片外部加電容.10、你知道那些常用邏輯電平？TTL與COMSI平可以直接互連嗎？漢王筆試常用邏輯電平：12V,5V,3.3V;TTL和CMOSRT以直接互連,由于TTL是在0.3-3.6V之間,而CMOSHJ是有在12V的有在5V的.CMOS1出接到TTL是可以直接互連.TTL接到CMOS!要在輸出端口加一上拉電阻接到5V或者12V.cmos的上下電平分別為：Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol

15、<=0.4v.用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos.11、如何解決亞穩(wěn)態(tài).飛利浦大唐筆試亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)到達一個可確認的狀態(tài).當一個觸發(fā)器進入亞穩(wěn)態(tài)時,既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上.在這個穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去.解決方法：1 降低系統(tǒng)時鐘2 用反響更快的FF3 引入同步機制,預(yù)防亞穩(wěn)態(tài)傳播4 改善時鐘質(zhì)量,用邊沿變化快速的時鐘信號關(guān)鍵是器件使用比擬好的工藝和時鐘周期的裕量要大.12、IC設(shè)計中同步復位與

16、異步復位的區(qū)別.南山之橋同步復位在時鐘沿采復位信號,完成復位動作.異步復位不管時鐘,只要復位信號滿足條件,就完成復位動作.異步復位對復位信號要求比擬高,不能有毛刺,如果其與時鐘關(guān)系不確定,也可能出現(xiàn)亞穩(wěn)態(tài).13、MOOR西MEELEY狀態(tài)機的特征.南山之橋Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān),且只在時鐘邊沿到來時才會有狀態(tài)變化.Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān),而且與當前輸入值有關(guān),這14、多時域設(shè)計中,如何處理信號跨時域.南山之橋不同的時鐘域之間信號通信時需要進行同步處理,這樣可以預(yù)防新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響,其中對于單個限制信號可以用兩級同步器,如

17、電平、邊沿檢測和脈沖,對多位信號可以用FIFO,雙口RAM握手信號等.跨時域的信號要經(jīng)過同步器同步,預(yù)防亞穩(wěn)態(tài)傳播.例如：時鐘域1中的一個信號,要送到時鐘域2,那么在這個信號送到時鐘域2之前,要先經(jīng)過時鐘域2的同步器同步后,才能進入時鐘域2.這個同步器就是兩級d觸發(fā)器,其時鐘為時鐘域2的時鐘.這樣做是怕時鐘域1中的這個信號,可能不滿足時鐘域2中觸發(fā)器的建立保持時間,而產(chǎn)生亞穩(wěn)態(tài),由于它們之間沒有必然關(guān)系,是異步的.這樣做只能預(yù)防亞穩(wěn)態(tài)傳播,但不能保證采進來的數(shù)據(jù)的正確性.所以通常只同步很少位數(shù)的信號.比方限制信號,或地址.當同步的是地址時,一般該地址應(yīng)采用格雷碼,由于格雷碼每次只變一位,相當于

18、每次只有一個同步器在起作用,這樣可以降低出錯概率,象異步FIFO的設(shè)計中,比擬讀寫地址的大小時,就是用這種方法.如果兩個時鐘域之間傳送大量的數(shù)據(jù),可以用異步FIFO來解決問題.15、給了reg的setup,hold時間,求中間組合邏輯的delay范圍.飛利浦大唐筆試Delay<period-setup-hold16、時鐘周期為T,觸發(fā)器D1的存放器到輸出時間最大為T1max,最小為T1min.組合邏輯電路最大延遲為T2max,最小為T2min.問,觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件.華為T3setup>T+T2max,T3hold>T1min+T2min17、給

19、出某個一般時序電路的圖,有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決定最大時鐘的因素,同時給出表達式.威盛VIA2003.11.06上海筆試試題T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點.威盛VIA2003.11.06上海筆試試題靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑,計算信號在這些路徑上的傳播延時,檢查信號的建立和保持時間是否滿足時序要求,通過對最大路徑延時和最小路徑延時的分析,找出違背時序約束的錯誤.它不需

20、要輸入向量就能窮盡所有的路徑,且運行速度很快、占用內(nèi)存較少,不僅可以對芯片設(shè)計進行全面的時序功能檢查,而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計,因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中.動態(tài)時序模擬就是通常的仿真,由于不可能產(chǎn)生完備的測試向量,覆蓋門級網(wǎng)表中的每一條路徑.因此在動態(tài)時序分析中,無法暴露一些路徑上可能存在的時序問題；19、一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing.威盛VIA2003.11.06上海筆試試題關(guān)鍵：將第二級信號放到最后輸出一級輸出,同時注意修改片選信號,保證其優(yōu)先級未被修改.20、給出一個門級的圖,又給了各個門的傳輸延時,問關(guān)鍵路

21、徑是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑.未知21、邏輯方面數(shù)字電路的卡諾圖化簡,時序同步異步差異,觸發(fā)器有幾種區(qū)別,優(yōu)點,全加器等等.未知22、卡諾圖寫出邏輯表達使.威盛VIA2003.11.06上海筆試試題23、化簡FA,B,C,D=m1,3,4,5,10,11,12,13,14,15的和.威盛卡諾圖化簡：一般是四輸入,記住00011110順序,013245761213151489111024、 pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurv

22、eVout-VinAndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?威盛筆試題circuitdesign-beijing-03.11.0925、 TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？仕蘭微電子和載流子有關(guān),P管是空穴導電,N管電子導電,電子的遷移率大于空

23、穴,同樣的電場下,N管的電流大于P管,因此要增大P管的寬長比,使之對稱,這樣才能使得兩者上升時間下降時間相等、上下電平的噪聲容限一樣、充電放電的時間相等27、用mos管搭出一個二輸入與非門.揚智電子筆試28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.lessdelaytime.威盛筆試題circuitdesign-beijing-03.11.0929、畫出NOT,NAND,NORj符號,真值表,還有transi

24、storlevel的電路.In巾neon筆試30、畫出CMOS勺圖,畫出tow-to-onemuxgate.威盛VIA2003.11.06上海筆試試題31、用一個二選一mux和一個inv實現(xiàn)異或.飛利浦大唐筆試inputa,b;outputc;assignc=a?b:b;32、畫出Y=A*B+C的cmos電路圖.科廣試題33、用邏輯們和cmos電路實現(xiàn)ab+cd.飛利浦大唐筆試34、畫出CMOSI路的晶體管級電路圖,實現(xiàn)Y=A*B+CD+E.仕蘭微電子以上均為畫COMSl路圖,實現(xiàn)一給定的邏輯表達式,.35、利用4選1實現(xiàn)Fx,y,z=xz+yz'.未知x,y作為4選1的數(shù)據(jù)選擇輸入,

25、四個數(shù)據(jù)輸入端分別是z或者z的反相,0,136、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)實際上就是化化成最小項之和的形式后根據(jù)A*B*C*D=AB+CD37、給出一個簡單的由多個NOT,NAND,NOR成的原理圖,根據(jù)輸入波形畫出各點波形.IMineon筆試思路：得出邏輯表達式,然后根據(jù)輸入計算輸出38、為了實現(xiàn)邏輯AXORBORCANDD,請選用以下邏輯中的一種,并說明為什么？1INV2AND3OR4NAND5NOR6XOR答案：NAND未知39、用與非門等設(shè)計全加法器.華為40、給出兩個門電路讓你分析異同.華為41、用簡單電路實現(xiàn),當A為輸入時,輸出B

26、波形為仕蘭微電子寫邏輯表達式,然后化簡42、A,B,C,D,E進行投票,多數(shù)服從少數(shù),輸出是F也就是如果A,B,C,D,E中1的個數(shù)比0多,那么F輸出為1,否那么F為0,用與非門實現(xiàn),輸入數(shù)目沒有限制.未知寫邏輯表達式,然后化簡43、用波形表示D觸發(fā)器的功能.揚智電子筆試easy44、用傳輸門和倒向器搭一個邊沿觸發(fā)器.揚智電子筆試45、用邏輯們畫出D觸發(fā)器.威盛VIA2003.11.06上海筆試試題46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之.威盛47、畫出一種CMOS：D鎖存器的電路圖和幅員.未知48、D觸發(fā)器和D鎖存器的區(qū)別.新太硬件面試49、簡述latch和filp-flop的異同.

27、未知50、LATCHF口DFF的概念和區(qū)別.未知51、 latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的.南山之橋latch是電平觸發(fā),register是邊沿觸發(fā),register在同一時鐘邊沿觸發(fā)下動作,符合同步電路的設(shè)計思想,而latch那么屬于異步電路設(shè)計,往往會導致時序分析困難,不適當?shù)膽?yīng)用latch那么會大量浪費芯片資源.52、用D觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖.華為53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？漢王筆試54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？東信筆試直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入55、 Howm

28、anyflip-flopcircuitsareneededtodivideby16?Intel16分頻？456、 用filp-flop和logic-gate設(shè)計一個1位加法器,輸入carryin和current-stage,輸出carryout和next-stage.57、用D觸發(fā)器做個4進制的計數(shù).(華為)58、實現(xiàn)N位JohnsonCounter,N=5.(南山之橋)59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器,15進制的呢？(仕蘭微電子)60、數(shù)字電路設(shè)計當然必問Verilog/VHDL,如設(shè)計計數(shù)器.(未知)61、BLOCKINGNONBLOCKING的區(qū)另(南山之橋)

29、非阻塞賦值：塊內(nèi)的賦值語句同時賦值,一般用在時序電路描述中阻塞賦值：完成該賦值語句后才能做下一句的操作,一般用在組合邏輯描述中62、寫異步D觸發(fā)器的verilogmodule.(揚智電子筆試)moduledff8(clk,reset,d,q);inputclk;inputreset;input7:0d;output7:0q;reg7:0q;always(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？(漢王筆試)moduledivide2(clk,clk_o,rese

30、t);inputclk,reset;outputclk_o;wirein;regout;always(posedgeclkorposedgereset)if(reset)out<=0;elseout<=in;assignin=out;assignclk_o=out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要,請問：a)你所知道的可編程邏輯器件有哪些？b)試用VHD或VERILOGABLE的述8位D觸發(fā)器邏輯.(漢王筆試)PAL,GAL,PLD,CPLD,FPGA.moduledff8(clk,reset,d,q);inputclk;inputreset;inp

31、ut7:0d;output7:0q;reg7:0q;always(posedgeclkorposedgereset)/異步復位,高電平有效if(reset)q<=0;elseq<=d;endmodule65、請用HDL苗述四位的全加法器、5分頻電路.仕蘭微電子66、用VERILOGEVHD3一段代碼,實現(xiàn)10進制計數(shù)器.未知67、用VERILOGEVHD3一段代碼,實現(xiàn)消除一個glitch.未知68、一個狀態(tài)機的題目用verilog實現(xiàn)不過這個狀態(tài)機畫的實在比擬差,很容易誤解的.威盛VIA2003.11.06上海筆試試題69、描述一個交通信號燈的設(shè)計.仕蘭微電子70、畫狀態(tài)機,接受

32、1,2,5分錢的賣報機,每份報紙5分錢.揚智電子筆試71、設(shè)計一個自動售貨機系統(tǒng),賣soda水的,只能投進三種硬幣,要正確的找回錢數(shù).1畫出fsm有限狀態(tài)機；2用verilog編程,語法要符合fpga設(shè)計的要求.未知72、設(shè)計一個自動飲料售賣機,飲料10分錢,硬幣有5分和10分兩種,并考慮找零：1畫出fsm有限狀態(tài)機；2用verilog編程,語法要符合fpga設(shè)計的要求；3設(shè)計工程中可使用的工具及設(shè)計大致過程.未知73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之.威盛74、用FSM®現(xiàn)101101的序列檢測模塊.南山之橋a為輸入端,b為輸出端,如果a連續(xù)輸入為1101那

33、么b輸出為1,否那么為0.例如a：0001100110110100100110b：0000000000100100000000請畫出statemachine；請用RTL描述其statemachine.未知75、用verilog/vddl檢測stream中的特定字符串分狀態(tài)用狀態(tài)機寫.飛利浦大唐筆試76、用verilog/vhdl寫一個fifo限制器包括空,滿,半滿信號.飛利浦大唐筆試regN-1:0memory0:M-1;定義FIFO為N位字長容量M八個always模塊實現(xiàn),兩個用于讀寫FIFO,兩個用于產(chǎn)生頭地址head和尾地址tail,一個產(chǎn)生counter計數(shù),剩下三個根據(jù)counter

34、的值產(chǎn)生空,滿,半滿信號產(chǎn)生空,滿,半滿信號77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品,要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx,其中,x為4位二進制整數(shù)輸入信號.y為二進制小數(shù)輸出,要求保存兩位小數(shù).電源電壓為35v假設(shè)公司接到該工程后,交由你來負責該產(chǎn)品的設(shè)計,試討論該產(chǎn)品的設(shè)計全程.仕蘭微電子78、sram,flashmemory,及dram的區(qū)別？新太硬件面試sram：靜態(tài)隨機存儲器,存取速度快,但容量小,掉電后數(shù)據(jù)會喪失,不像DRAMS要不停的REFRES,H制造本錢較高,通常用來作為快取CACHE記憶體使用flash：閃存,存取速度慢,容量大,掉電后數(shù)據(jù)不會喪失dram：動態(tài)隨機存儲器,必

35、須不斷的重新的增強REFRESHED九位差量,否那么電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài).價格比sram廉價,但訪問速度較慢,耗電量較大,常用作計算機的內(nèi)存使用.79、給出單管DRAM：原理圖西電版?數(shù)字電子技術(shù)根底?作者楊頌華、馮毛官205頁圖914b,問你有什么方法提升refreshtime,總共有5個問題,記不起來了.降低溫度,增大電容存儲容量Infineon筆試80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswo

36、rdlinecontrol?威盛筆試題circuitdesign-beijing-03.11.0981、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate壓控振蕩器的英文縮寫VCO.動態(tài)隨機存儲器的英文縮寫DRAM.名詞解釋,比方PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSIVCOE控振蕩器RAM動態(tài)隨機存儲器,FIRIIRDFT離散傅立葉變換或者是中文的,比方：a.量化誤差b.直方圖c.白平衡PCI：PeripheralComponentInterconnectPCI,DDR：DoubleDataRateECC：ErrorCheckingandCorrecting模擬電路根本概念和知識總攬1、根本放大電路種類電壓放大器,電流放大器,互導放大器和互阻放大器,優(yōu)缺點,特別是廣泛采用差分結(jié)構(gòu)的原因.2、負反響種類電壓并聯(lián)反響,電流串聯(lián)反響,電壓串聯(lián)反響和電流并聯(lián)反響；負反饋的優(yōu)點降低放大器的增益