常見電子類硬件筆試題整理資料復(fù)習(xí)過程

1、硬件筆試題模擬電路1、基爾霍夫定理的內(nèi)容是什么？基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中,任何時(shí)刻,對(duì)任一節(jié)點(diǎn),所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零.電壓定律：在集總電路中,任何時(shí)刻,沿任一回路,所有支路電壓的代數(shù)和恒等于零.2、描述反響電路的概念,列舉他們的應(yīng)用.反響,就是在電子系統(tǒng)中,把輸出回路中的電量輸入到輸入回路中去.反響的類型有：電壓串聯(lián)負(fù)反響、電流串聯(lián)負(fù)反響、電壓并聯(lián)負(fù)反響、電流并聯(lián)負(fù)反響.負(fù)反響的優(yōu)點(diǎn)：降低放大器的增益靈敏度,改變輸入電阻和輸出電阻,改善放大器的線性和非線性失真,有效地?cái)U(kuò)展放大器的通頻帶,自動(dòng)調(diào)節(jié)作用.電壓負(fù)反響的特點(diǎn)：電路的輸出電壓趨向于維持恒

2、定.電流負(fù)反響的特點(diǎn)：電路的輸出電流趨向于維持恒定.3、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源組件R、L和C組成有源濾波器：集成運(yùn)放和R、C組成,具有不用電感、體積小、重量輕等優(yōu)點(diǎn).集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高,輸出電阻小,構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用.但集成運(yùn)放帶寬有限,所以目前的有源濾波電路的工作頻率難以做得很高.數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源,因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步.異步電路：電路沒有統(tǒng)一的時(shí)鐘,有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連

3、,這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步,而其它的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步.2、什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求？將兩個(gè)門電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與.在硬件上,要用OC門來實(shí)現(xiàn),同時(shí)在輸出端口加一個(gè)上拉電阻.由于不用OC門可能使灌電流過大,而燒壞邏輯門.3、解釋setup和holdtimeviolation,畫圖說明,并說明解決方法.威盛VIA2003.11.06上海筆試試題Setup/holdtime是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)

4、鐘上升沿如上升沿有效T時(shí)間到達(dá)芯片,這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時(shí)間SetupTime和保持時(shí)間Holdtime.建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間,那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量.4、什么是競爭與冒險(xiǎn)現(xiàn)象？

5、怎樣判斷？如何消除？漢王筆試在組合邏輯中,由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭.產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)那么可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象.解決方法：一是添加布爾式的消去項(xiàng),二是在芯片外部加電容.5、名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAMDRAM：動(dòng)態(tài)RAMSSRAM：SynchronousStaticRandomAccessMemory同步靜態(tài)隨機(jī)訪問存儲(chǔ)器.它的一種類型的SRAM.SSRAM的所有訪問都在時(shí)鐘的上升/下降沿啟動(dòng).地址、數(shù)據(jù)輸入和其它限制信號(hào)均于時(shí)鐘信號(hào)相關(guān).這一點(diǎn)與異步SRAM不同,異步SRAM的訪問獨(dú)立于時(shí)鐘,

6、數(shù)據(jù)輸入和輸出都由地址的變化限制.SDRAM：SynchronousDRAM同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器6 、FPGA和ASIC的概念,他們的區(qū)別.未知答案：FPGA是可編程ASIC.ASIC:專用集成電路,它是面向?qū)ｉT用途的電路,專門為一個(gè)用戶設(shè)計(jì)和制造的.根據(jù)一個(gè)用戶的特定要求,能以低研制本錢,短、交貨周期供貨的全定制,半定制集成電路.與門陣列等其它ASICApplicationSpecificIC相比,它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造本錢低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn).7 、什么叫做OTP片、掩膜片,兩者的區(qū)別何在？OTPmeansonetimeprogra

7、m,一次性編程MTPmeansmultitimeprogram,屢次性編程OTPOneTimeProgram是MCU的一種存儲(chǔ)器類型MCU按其存儲(chǔ)器類型可分為MASK掩模ROM、OTP一次性可編程ROM、FLASHROM等類型.MASKROM的MCU價(jià)格廉價(jià),但程序在出廠時(shí)已經(jīng)固化,適合程序固定不變的應(yīng)用場合；FALSHROM的MCU程序可以反復(fù)擦寫,靈活性很強(qiáng),但價(jià)格較高,適合對(duì)價(jià)格不敏感的應(yīng)用場合或做開發(fā)用途；OTPROM的MCU價(jià)格介于前兩者之間,同時(shí)又擁有一次性可編程水平,適合既要求一定靈活性,又要求低本錢的應(yīng)用場合,尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品.8、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)

8、,首先要檢查什么？首先應(yīng)該確認(rèn)電源電壓是否正常.用電壓表測量接地引腳跟電源引腳之間的電壓,看是否是電源電壓,例如常用的5V.接下來就是檢查復(fù)位引腳電壓是否正常.分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值,看是否正確.然后再檢查晶振是否起振了,一般用示波器來看晶振引腳的波形,注意應(yīng)該使用示波器探頭的“X10'檔.另一個(gè)方法是測量復(fù)位狀態(tài)下的IO口電平,按住復(fù)位鍵不放,然后測量IO口沒接外部上拉的P0口除外的電壓,看是否是高電平,如果不是高電平,那么多半是由于晶振沒有起振.另外還要注意的地方是,如果使用片內(nèi)ROM的話大局部情況下如此,現(xiàn)在已經(jīng)很少有用外部擴(kuò)ROM的了,一定要將EA引腳拉高,

9、否那么會(huì)出現(xiàn)程序亂跑的情況.有時(shí)用仿真器可以,而燒入片子不行,往往是由于EA引腳沒拉高的緣故當(dāng)然,晶振沒起振也是原因只一.經(jīng)過上面幾點(diǎn)的檢查,一般即可排除故障了.如果系統(tǒng)不穩(wěn)定的話,有時(shí)是由于電源濾波不好導(dǎo)致的.在單片機(jī)的電源引腳跟地引腳之間接上一個(gè)0.1uF的電容會(huì)有所改善.如果電源沒有濾波電容的話,那么需要再接一個(gè)更大濾波電容,例如220uF的.遇到系統(tǒng)不穩(wěn)定時(shí),就可以并上電容試試越靠近芯片越好.數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？仕蘭微電子2、什么是同步邏輯和異步邏輯？漢王筆試同步邏輯是時(shí)鐘之間有固定的因果關(guān)系.異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系.電路設(shè)計(jì)可分類為同步電路和異

10、步電路設(shè)計(jì).同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作,而異步電路不使用時(shí)鐘脈沖做同步,其子系統(tǒng)是使用特殊的“開始和“完成信號(hào)使之同步.由于異步電路具有以下優(yōu)點(diǎn)-無時(shí)鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性-因此近年來對(duì)異步電路研究增加快速,論文發(fā)表數(shù)以倍增,而IntelPentium4處理器設(shè)計(jì),也開始采用異步電路設(shè)計(jì).異步電路主要是組合邏輯電路,用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫限制信號(hào)脈沖,其邏輯輸出與任何時(shí)鐘信號(hào)都沒有關(guān)系,譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的.同步電路是由時(shí)序電路存放器和各種觸發(fā)器和組合邏輯電路構(gòu)成的電路,其所有操作都是在嚴(yán)格的時(shí)鐘限制

11、下完成的.這些時(shí)序電路共享同一個(gè)時(shí)鐘CLK,而所有的狀態(tài)變化都是在時(shí)鐘的上升沿或下降沿完成的.3、什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求？漢王筆試線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能.在硬件上,要用oc門來實(shí)現(xiàn)漏極或者集電極開路,由于不用oc門可能使灌電流過大,而燒壞邏輯門,同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻.線或那么是下拉電阻4、什么是Setup和Holdup時(shí)間？漢王筆試5、setup和holdup時(shí)間,區(qū)別.南山之橋6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.未知7、解釋setup和holdtimeviolation

12、,畫圖說明,并說明解決方法.威盛VIA2003.11.06上海筆試試題Setup/holdtime是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿如上升沿有效T時(shí)間到達(dá)芯片,這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果holdtime不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時(shí)間SetupTime和保持時(shí)間Holdtime.建立時(shí)間是指在時(shí)鐘邊

13、沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.如果不滿足建立和保持時(shí)間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會(huì)出現(xiàn)metastability的情況.如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間,那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量.8、說說對(duì)數(shù)字邏輯中的競爭和冒險(xiǎn)的理解,并舉例說明競爭和冒險(xiǎn)怎樣消除.仕蘭微電子9、什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？漢王筆試在組合邏輯中,由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭.產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)那么可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象.解決方法

14、：一是添加布爾式的消去項(xiàng),二是在芯片外部加電容.10、你知道那些常用邏輯電平？TTL與COMSI平可以直接互連嗎？漢王筆試常用邏輯電平：12V,5V,3.3V;TTL和CMOSRT以直接互連,由于TTL是在0.3-3.6V之間,而CMOSHJ是有在12V的有在5V的.CMOS1出接到TTL是可以直接互連.TTL接到CMOS!要在輸出端口加一上拉電阻接到5V或者12V.cmos的上下電平分別為：Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol

15、<=0.4v.用cmos可直接驅(qū)動(dòng)ttl;加上拉后,ttl可驅(qū)動(dòng)cmos.11、如何解決亞穩(wěn)態(tài).飛利浦大唐筆試亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)到達(dá)一個(gè)可確認(rèn)的狀態(tài).當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上.在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去.解決方法：1 降低系統(tǒng)時(shí)鐘2 用反響更快的FF3 引入同步機(jī)制,預(yù)防亞穩(wěn)態(tài)傳播4 改善時(shí)鐘質(zhì)量,用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器件使用比擬好的工藝和時(shí)鐘周期的裕量要大.12、IC設(shè)計(jì)中同步復(fù)位與

16、異步復(fù)位的區(qū)別.南山之橋同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào),完成復(fù)位動(dòng)作.異步復(fù)位不管時(shí)鐘,只要復(fù)位信號(hào)滿足條件,就完成復(fù)位動(dòng)作.異步復(fù)位對(duì)復(fù)位信號(hào)要求比擬高,不能有毛刺,如果其與時(shí)鐘關(guān)系不確定,也可能出現(xiàn)亞穩(wěn)態(tài).13、MOOR西MEELEY狀態(tài)機(jī)的特征.南山之橋Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來時(shí)才會(huì)有狀態(tài)變化.Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān),這14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域.南山之橋不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理,這樣可以預(yù)防新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響,其中對(duì)于單個(gè)限制信號(hào)可以用兩級(jí)同步器,如

17、電平、邊沿檢測和脈沖,對(duì)多位信號(hào)可以用FIFO,雙口RAM握手信號(hào)等.跨時(shí)域的信號(hào)要經(jīng)過同步器同步,預(yù)防亞穩(wěn)態(tài)傳播.例如：時(shí)鐘域1中的一個(gè)信號(hào),要送到時(shí)鐘域2,那么在這個(gè)信號(hào)送到時(shí)鐘域2之前,要先經(jīng)過時(shí)鐘域2的同步器同步后,才能進(jìn)入時(shí)鐘域2.這個(gè)同步器就是兩級(jí)d觸發(fā)器,其時(shí)鐘為時(shí)鐘域2的時(shí)鐘.這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào),可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間,而產(chǎn)生亞穩(wěn)態(tài),由于它們之間沒有必然關(guān)系,是異步的.這樣做只能預(yù)防亞穩(wěn)態(tài)傳播,但不能保證采進(jìn)來的數(shù)據(jù)的正確性.所以通常只同步很少位數(shù)的信號(hào).比方限制信號(hào),或地址.當(dāng)同步的是地址時(shí),一般該地址應(yīng)采用格雷碼,由于格雷碼每次只變一位,相當(dāng)于

18、每次只有一個(gè)同步器在起作用,這樣可以降低出錯(cuò)概率,象異步FIFO的設(shè)計(jì)中,比擬讀寫地址的大小時(shí),就是用這種方法.如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù),可以用異步FIFO來解決問題.15、給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍.飛利浦大唐筆試Delay<period-setup-hold16、時(shí)鐘周期為T,觸發(fā)器D1的存放器到輸出時(shí)間最大為T1max,最小為T1min.組合邏輯電路最大延遲為T2max,最小為T2min.問,觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件.華為T3setup>T+T2max,T3hold>T1min+T2min17、給

19、出某個(gè)一般時(shí)序電路的圖,有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式.威盛VIA2003.11.06上海筆試試題T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn).威盛VIA2003.11.06上海筆試試題靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑,計(jì)算信號(hào)在這些路徑上的傳播延時(shí),檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求,通過對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析,找出違背時(shí)序約束的錯(cuò)誤.它不需

20、要輸入向量就能窮盡所有的路徑,且運(yùn)行速度很快、占用內(nèi)存較少,不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查,而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì),因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中.動(dòng)態(tài)時(shí)序模擬就是通常的仿真,由于不可能產(chǎn)生完備的測試向量,覆蓋門級(jí)網(wǎng)表中的每一條路徑.因此在動(dòng)態(tài)時(shí)序分析中,無法暴露一些路徑上可能存在的時(shí)序問題；19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing.威盛VIA2003.11.06上海筆試試題關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出,同時(shí)注意修改片選信號(hào),保證其優(yōu)先級(jí)未被修改.20、給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路

21、徑是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑.未知21、邏輯方面數(shù)字電路的卡諾圖化簡,時(shí)序同步異步差異,觸發(fā)器有幾種區(qū)別,優(yōu)點(diǎn),全加器等等.未知22、卡諾圖寫出邏輯表達(dá)使.威盛VIA2003.11.06上海筆試試題23、化簡FA,B,C,D=m1,3,4,5,10,11,12,13,14,15的和.威盛卡諾圖化簡：一般是四輸入,記住00011110順序,013245761213151489111024、 pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurv

22、eVout-VinAndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?威盛筆試題circuitdesign-beijing-03.11.0925、 TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？仕蘭微電子和載流子有關(guān),P管是空穴導(dǎo)電,N管電子導(dǎo)電,電子的遷移率大于空

23、穴,同樣的電場下,N管的電流大于P管,因此要增大P管的寬長比,使之對(duì)稱,這樣才能使得兩者上升時(shí)間下降時(shí)間相等、上下電平的噪聲容限一樣、充電放電的時(shí)間相等27、用mos管搭出一個(gè)二輸入與非門.揚(yáng)智電子筆試28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.lessdelaytime.威盛筆試題circuitdesign-beijing-03.11.0929、畫出NOT,NAND,NORj符號(hào),真值表,還有transi

24、storlevel的電路.In巾neon筆試30、畫出CMOS勺圖,畫出tow-to-onemuxgate.威盛VIA2003.11.06上海筆試試題31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或.飛利浦大唐筆試inputa,b;outputc;assignc=a?b:b;32、畫出Y=A*B+C的cmos電路圖.科廣試題33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd.飛利浦大唐筆試34、畫出CMOSI路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+CD+E.仕蘭微電子以上均為畫COMSl路圖,實(shí)現(xiàn)一給定的邏輯表達(dá)式,.35、利用4選1實(shí)現(xiàn)Fx,y,z=xz+yz'.未知x,y作為4選1的數(shù)據(jù)選擇輸入,

25、四個(gè)數(shù)據(jù)輸入端分別是z或者z的反相,0,136、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)實(shí)際上就是化化成最小項(xiàng)之和的形式后根據(jù)A*B*C*D=AB+CD37、給出一個(gè)簡單的由多個(gè)NOT,NAND,NOR成的原理圖,根據(jù)輸入波形畫出各點(diǎn)波形.IMineon筆試思路：得出邏輯表達(dá)式,然后根據(jù)輸入計(jì)算輸出38、為了實(shí)現(xiàn)邏輯AXORBORCANDD,請(qǐng)選用以下邏輯中的一種,并說明為什么？1INV2AND3OR4NAND5NOR6XOR答案：NAND未知39、用與非門等設(shè)計(jì)全加法器.華為40、給出兩個(gè)門電路讓你分析異同.華為41、用簡單電路實(shí)現(xiàn),當(dāng)A為輸入時(shí),輸出B

26、波形為仕蘭微電子寫邏輯表達(dá)式,然后化簡42、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多,那么F輸出為1,否那么F為0,用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制.未知寫邏輯表達(dá)式,然后化簡43、用波形表示D觸發(fā)器的功能.揚(yáng)智電子筆試easy44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器.揚(yáng)智電子筆試45、用邏輯們畫出D觸發(fā)器.威盛VIA2003.11.06上海筆試試題46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之.威盛47、畫出一種CMOS：D鎖存器的電路圖和幅員.未知48、D觸發(fā)器和D鎖存器的區(qū)別.新太硬件面試49、簡述latch和filp-flop的異同.

27、未知50、LATCHF口DFF的概念和區(qū)別.未知51、 latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的.南山之橋latch是電平觸發(fā),register是邊沿觸發(fā),register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作,符合同步電路的設(shè)計(jì)思想,而latch那么屬于異步電路設(shè)計(jì),往往會(huì)導(dǎo)致時(shí)序分析困難,不適當(dāng)?shù)膽?yīng)用latch那么會(huì)大量浪費(fèi)芯片資源.52、用D觸發(fā)器做個(gè)二分頻的電路.又問什么是狀態(tài)圖.華為53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？漢王筆試54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？東信筆試直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入55、 Howm

28、anyflip-flopcircuitsareneededtodivideby16?Intel16分頻？456、 用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器,輸入carryin和current-stage,輸出carryout和next-stage.57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù).(華為)58、實(shí)現(xiàn)N位JohnsonCounter,N=5.(南山之橋)59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢？(仕蘭微電子)60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器.(未知)61、BLOCKINGNONBLOCKING的區(qū)另(南山之橋)

29、非阻塞賦值：塊內(nèi)的賦值語句同時(shí)賦值,一般用在時(shí)序電路描述中阻塞賦值：完成該賦值語句后才能做下一句的操作,一般用在組合邏輯描述中62、寫異步D觸發(fā)器的verilogmodule.(揚(yáng)智電子筆試)moduledff8(clk,reset,d,q);inputclk;inputreset;input7:0d;output7:0q;reg7:0q;always(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？(漢王筆試)moduledivide2(clk,clk_o,rese

30、t);inputclk,reset;outputclk_o;wirein;regout;always(posedgeclkorposedgereset)if(reset)out<=0;elseout<=in;assignin=out;assignclk_o=out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要,請(qǐng)問：a)你所知道的可編程邏輯器件有哪些？b)試用VHD或VERILOGABLE的述8位D觸發(fā)器邏輯.(漢王筆試)PAL,GAL,PLD,CPLD,FPGA.moduledff8(clk,reset,d,q);inputclk;inputreset;inp

31、ut7:0d;output7:0q;reg7:0q;always(posedgeclkorposedgereset)/異步復(fù)位,高電平有效if(reset)q<=0;elseq<=d;endmodule65、請(qǐng)用HDL苗述四位的全加法器、5分頻電路.仕蘭微電子66、用VERILOGEVHD3一段代碼,實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器.未知67、用VERILOGEVHD3一段代碼,實(shí)現(xiàn)消除一個(gè)glitch.未知68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比擬差,很容易誤解的.威盛VIA2003.11.06上海筆試試題69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì).仕蘭微電子70、畫狀態(tài)機(jī),接受

32、1,2,5分錢的賣報(bào)機(jī),每份報(bào)紙5分錢.揚(yáng)智電子筆試71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣soda水的,只能投進(jìn)三種硬幣,要正確的找回錢數(shù).1畫出fsm有限狀態(tài)機(jī)；2用verilog編程,語法要符合fpga設(shè)計(jì)的要求.未知72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī),飲料10分錢,硬幣有5分和10分兩種,并考慮找零：1畫出fsm有限狀態(tài)機(jī)；2用verilog編程,語法要符合fpga設(shè)計(jì)的要求；3設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程.未知73、畫出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之.威盛74、用FSM®現(xiàn)101101的序列檢測模塊.南山之橋a為輸入端,b為輸出端,如果a連續(xù)輸入為1101那

33、么b輸出為1,否那么為0.例如a：0001100110110100100110b：0000000000100100000000請(qǐng)畫出statemachine；請(qǐng)用RTL描述其statemachine.未知75、用verilog/vddl檢測stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫.飛利浦大唐筆試76、用verilog/vhdl寫一個(gè)fifo限制器包括空,滿,半滿信號(hào).飛利浦大唐筆試regN-1:0memory0:M-1;定義FIFO為N位字長容量M八個(gè)always模塊實(shí)現(xiàn),兩個(gè)用于讀寫FIFO,兩個(gè)用于產(chǎn)生頭地址head和尾地址tail,一個(gè)產(chǎn)生counter計(jì)數(shù),剩下三個(gè)根據(jù)counter

34、的值產(chǎn)生空,滿,半滿信號(hào)產(chǎn)生空,滿,半滿信號(hào)77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品,要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx,其中,x為4位二進(jìn)制整數(shù)輸入信號(hào).y為二進(jìn)制小數(shù)輸出,要求保存兩位小數(shù).電源電壓為35v假設(shè)公司接到該工程后,交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì),試討論該產(chǎn)品的設(shè)計(jì)全程.仕蘭微電子78、sram,flashmemory,及dram的區(qū)別？新太硬件面試sram：靜態(tài)隨機(jī)存儲(chǔ)器,存取速度快,但容量小,掉電后數(shù)據(jù)會(huì)喪失,不像DRAMS要不停的REFRES,H制造本錢較高,通常用來作為快取CACHE記憶體使用flash：閃存,存取速度慢,容量大,掉電后數(shù)據(jù)不會(huì)喪失dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器,必

35、須不斷的重新的增強(qiáng)REFRESHED九位差量,否那么電位差將降低至無法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài).價(jià)格比sram廉價(jià),但訪問速度較慢,耗電量較大,常用作計(jì)算機(jī)的內(nèi)存使用.79、給出單管DRAM：原理圖西電版?數(shù)字電子技術(shù)根底?作者楊頌華、馮毛官205頁圖914b,問你有什么方法提升refreshtime,總共有5個(gè)問題,記不起來了.降低溫度,增大電容存儲(chǔ)容量Infineon筆試80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswo

36、rdlinecontrol?威盛筆試題circuitdesign-beijing-03.11.0981、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate壓控振蕩器的英文縮寫VCO.動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫DRAM.名詞解釋,比方PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSIVCOE控振蕩器RAM動(dòng)態(tài)隨機(jī)存儲(chǔ)器,FIRIIRDFT離散傅立葉變換或者是中文的,比方：a.量化誤差b.直方圖c.白平衡PCI：PeripheralComponentInterconnectPCI,DDR：DoubleDataRateECC：ErrorCheckingandCorrecting模擬電路根本概念和知識(shí)總攬1、根本放大電路種類電壓放大器,電流放大器,互導(dǎo)放大器和互阻放大器,優(yōu)缺點(diǎn),特別是廣泛采用差分結(jié)構(gòu)的原因.2、負(fù)反響種類電壓并聯(lián)反響,電流串聯(lián)反響,電壓串聯(lián)反響和電流并聯(lián)反響；負(fù)反饋的優(yōu)點(diǎn)降低放大器的增益