集成電路設(shè)計方法的發(fā)展歷史

1、精選優(yōu)質(zhì)文檔-傾情為你奉上集成電路設(shè)計方法的發(fā)展歷史、發(fā)展現(xiàn)狀、及未來主流設(shè)計方法報告集成是一種微型或部件，由為杰克·基爾比發(fā)明，它采用一定的工藝，把一個電路中所需的、二極管、電容和等元件及布線互連一起，制作在一小塊或幾小塊晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上已組成一個整體，使向著微小型化、低功耗和高可靠性方面邁進了一大步。集成電路具有體積小，重量輕，引出線和焊接點少，壽命長，可靠性高，性能好等優(yōu)點，同時成本低，便于大規(guī)模生產(chǎn)。它不僅在工、民用如收錄機、電視機、等方面得到廣泛的應(yīng)用，同時在軍事、通訊、遙控等方面也得到廣泛的應(yīng)用。

2、用集成電路來裝配電子設(shè)備，其裝配密度比可提高幾十倍至幾千倍，設(shè)備的穩(wěn)定工作時間也可大大提高。一、集成電路的發(fā)展歷史：1947年：貝爾實驗室肖克萊等人發(fā)明了晶體管，這是微電子技術(shù)發(fā)展中第一個里程碑；1950年：結(jié)型晶體管誕生；1950年： R Ohl和肖特萊發(fā)明了離子注入工藝；1951年：場效應(yīng)晶體管發(fā)明；1956年：C S Fuller發(fā)明了擴散工藝；1958年：仙童公司Robert Noyce與德儀公司基爾比間隔數(shù)月分別發(fā)明了集成電路，開創(chuàng)了世界微電子學(xué)的歷史；1960年：H H Loor和E Castellani發(fā)明了光刻工藝；1962年：美國RCA公司研制出MOS場效應(yīng)晶體管；1963年

3、：F.M.Wanlass和C.T.Sah首次提出CMOS技術(shù)，今天，95%以上的集成電路芯片都是基于CMOS工藝；1964年：Intel摩爾提出摩爾定律，預(yù)測晶體管集成度將會每18個月增加1倍；1966年：美國RCA公司研制出CMOS集成電路，并研制出第一塊門陣列（50門）；1967年：應(yīng)用材料公司（Applied Materials）成立，現(xiàn)已成為全球最大的半導(dǎo)體設(shè)備制造公司；1971年：Intel推出1kb動態(tài)隨機存儲器（DRAM），標志著大規(guī)模集成電路出現(xiàn)；1971年：全球第一個微處理器4004由Intel公司推出，采用的是MOS工藝，這是一個里程碑式的發(fā)明；1974年：RCA公司推出第

4、一個CMOS微處理器1802；1976年：16kb DRAM和4kb SRAM問世；1978年：64kb動態(tài)隨機存儲器誕生，不足0.5平方厘米的硅片上集成了14萬個晶體管，標志著超大規(guī)模集成電路（VLSI）時代的來臨；1979年：Intel推出5MHz 8088微處理器，之后，IBM基于8088推出全球第一臺PC；1981年：256kb DRAM和64kb CMOS SRAM問世；1984年：日本宣布推出1Mb DRAM和256kb SRAM；1985年：80386微處理器問世，20MHz；1988年：16M DRAM問世，1平方厘米大小的硅片上集成有3500萬個晶體管，標志著進入超大規(guī)模集成

5、電路（VLSI）階段；1989年：1Mb DRAM進入市場；1989年：486微處理器推出，25MHz，1m工藝，后來50MHz芯片采用 0.8m工藝；1992年：64M位隨機存儲器問世；1993年：66MHz奔騰處理器推出,采用0.6工藝；1995年:Pentium Pro, 133MHz，采用0.6-0.35工藝；1997年：300MHz奔騰問世,采用0.25工藝；1999年：奔騰問世，450MHz，采用0.25工藝，后采用0.18m工藝；2000年: 1Gb RAM投放市場；2000年：奔騰4問世，1.5GHz，采用0.18工藝；2001年：Intel宣布2001年下半年采用0.13工藝

6、。2003年：奔騰4 E 系列推出，采用90nm 工藝。 2005年：intel 酷睿2系列上市，采用65nm 工藝。 2007年：基于全新45納米 High-K 工藝的 intel 酷睿2 E7/E8/E9上市。 2009年：intel 酷睿 i 系列全新推出，創(chuàng)紀錄采用了領(lǐng)先的32納米工藝，并且 下一代22納米工藝正在研發(fā)。從歷史CPU的發(fā)展歷程來看，制作的工藝是越來越精細，處理器的性能也得到了大幅度提高。二、集成電路發(fā)展的現(xiàn)狀及未來趨勢 隨著工藝技術(shù)水平的不斷提高，早期的人工設(shè)計已逐步被計算機輔助設(shè)計(CAD)所取代，目前已進入超超大規(guī)模集成電路設(shè)計和SOC設(shè)計階段。在集成電路設(shè)計技術(shù)中

7、最重要的設(shè)計方法、EDA工具及IP核三個方面都有新的發(fā)展：半定制正向設(shè)計成為世界集成電路設(shè)計的主流技術(shù)，而全定制一般應(yīng)用在CPU(Central Process Unit)等設(shè)計要求較高的產(chǎn)品中，逆向設(shè)計多應(yīng)用于特定的集成電路設(shè)計過程中，當今世界領(lǐng)先的EDA工具基本掌握在世界專業(yè)EDA公司手中，如益華計算機(Cadence)、新思科技(Synopsys)、明導(dǎo)科技(Mentor Graphics)和近年發(fā)展迅猛的邁格瑪(Magma)，它們的世界市場占有率高達60%以上，世界上IP專營公司日見增多，目前自主開發(fā)和經(jīng)營IP核的公司有英國的ARM和美國的DeSOC等，世界IP核產(chǎn)業(yè)已經(jīng)初具規(guī)模。 目

8、前，國際先進的集成電路芯片加工水平也已經(jīng)進入90nm12英寸，而且正向65nm水平前進，65nm以下設(shè)備已逐步進入實用，4522nm設(shè)備和技術(shù)正在開發(fā)當中。在芯片制造技術(shù)領(lǐng)域的一個顯著特點是，集成電路工藝與設(shè)備的結(jié)合更為緊密，芯片制造共性工藝技術(shù)的開發(fā)越來越多地由設(shè)備制造商來承擔(dān)。目前，設(shè)備制造商的職責(zé)已經(jīng)從單純地提供硬件設(shè)備轉(zhuǎn)變?yōu)榧纫峁┯布O(shè)備又要提供軟件(含工藝菜單)、工藝控制及工藝集成等服務(wù)的總體解決方案，芯片制造技術(shù)越來越多地融入設(shè)備之中。集成電路封裝技術(shù)的發(fā)展主要體現(xiàn)在封裝方式上。最早的集成電路封裝技術(shù)起源于半導(dǎo)體器件封裝技術(shù)，封裝方式足TO型(禮帽型)金屬殼和扁平長方形陶瓷殼，時

9、至今日，封裝方式已經(jīng)發(fā)展到幾大類和若干小類，包括：(1)直插式：單列直插(SIP)、雙列直插式(DIP)，(2)引線芯片載體：引線陶瓷芯片載體(LCCC)、塑料有引線芯片載體(PLCC)，(3)四方型扁平封裝(QFP)：薄型QFP(TQFP)等，(4)小外形封裝(SOP)：J型引腳小外型封裝(SOJ)、薄小外形封裝(TSOP)等，(5)陣列式封裝：針柵陣列(PGA)、球柵陣列(BGA)、柱柵陣列(CGA)等。進入21世紀以來，新型的封裝方式也不斷出現(xiàn)，其中以芯片級封裝(Chip SizePackage，CSP)、多芯片三維立體封裝(MultiChipPackaging，MCP3D Packag

10、ing，3D)、晶片級封裝(Wafer Level Packaging，WLP)等幾項新型封裝技術(shù)最為引人矚目，這幾種新型的封裝方式代表著當今封裝技術(shù)的最先進水平。CSP是一種封裝體尺寸最接近裸芯片尺寸的小型封裝，目前CSP技術(shù)已趨于成熟，被眾多的產(chǎn)品所選用。WLP技術(shù)是在芯片制造工序完成后，直接對晶片利用半導(dǎo)體工藝進行后續(xù)封裝，而后再切割分離成單個器件。使用這種封裝方式，可以提供相當于芯片尺寸大小的小型組件。三維立體封裝是指在垂直于芯片表面的方向上堆疊、互連兩片以上裸芯片的封裝方式，其空間占用小，電性能穩(wěn)定。目前，采用三、四或五層裸芯片構(gòu)成的堆疊式存儲器產(chǎn)品已經(jīng)出現(xiàn)。除此之外，諸如系統(tǒng)級封裝

11、(System in Package，SIP)等下一代封裝技術(shù)也由專家和研發(fā)機構(gòu)提出，相關(guān)的基礎(chǔ)研究已經(jīng)開展。每一代封裝技術(shù)的產(chǎn)生和推廣，均有相應(yīng)的加工設(shè)備作支撐，目前國際上各類先進封裝設(shè)備在封裝方式、封裝速度和封裝可靠性等方面均可滿足大規(guī)模、快變化的工業(yè)生產(chǎn)需要，而且大有向?qū)I(yè)設(shè)備寡頭化發(fā)展的趨勢。另外測試技術(shù)的進步主要體現(xiàn)在測試設(shè)備的發(fā)展上，測試設(shè)備從測試小規(guī)模集成電路發(fā)展到測試中規(guī)模、大規(guī)模和超大規(guī)模集成電路，設(shè)備水平從測試儀發(fā)展到大規(guī)模測試系統(tǒng)。現(xiàn)今測試系統(tǒng)已向高速、多管腳、多器件并行同測和SOC測試的方向發(fā)展。世界先進的測試設(shè)備技術(shù)，基本掌握在美國、日本等專業(yè)測試設(shè)備生產(chǎn)廠家手中，如

12、美國泰瑞達(TERADYNE)、安捷倫(Agilent Technologies)公司、日本愛德萬測試(ADVANTEST)公司等三、集成電路發(fā)展的瓶頸第一，光刻技術(shù)限制。集成電路的加工設(shè)備中，光刻是核心。30年來，集成電路之所以能飛速發(fā)展，光刻技術(shù)的支持起到了極為關(guān)鍵的作用，因為它直接決定了單個晶體管器件的物理尺 寸。每一代新的集成電路的出現(xiàn)，總是以光刻所獲得的最小線寬為主要標志。光刻技術(shù)的不斷發(fā)展從三個方面為集成電路的進步提供了技術(shù)保證: （1）大面積均勻曝光，在同一塊硅片上加工出大量的器件和芯片，保證了批量化的生產(chǎn)水平，硅片的尺寸也從最初的2英寸直徑，逐漸發(fā)展到4英寸、6英寸、8 英寸直

13、至現(xiàn)在的12英寸直徑；(2) 光刻的最小線寬不斷縮小(現(xiàn)已達到0.13微米)，使芯片的集成度不斷提高，生產(chǎn)成本也隨之下降；(3)集成電路中的晶體管尺寸不斷縮小后，隨著晶體管的 時鐘速度的不斷加快，集成電路的性能也得以持續(xù)不斷地提高。第二，材料和制造工藝的限制隨著集成電路集成度的提高，芯片中晶體管的尺寸會越來越小，這就對制作集成電路的半導(dǎo)體單晶硅材料的純度要求也越來越高。哪怕是極其微小的缺陷或雜 質(zhì)，都有可能使集成電路中的某個或數(shù)個晶體管遭到破壞，最終導(dǎo)致整個集成電路的失敗。同時，集成電路集成度的提高還會引發(fā)另一個十分棘手的問題。隨著集成 塊上晶體管器件之間絕緣厚度的減小，當小到5個原子的厚度時

14、（特別容易出現(xiàn)在絕緣層的缺陷處），量子隧道效應(yīng)將會出現(xiàn)，即傳輸電荷的電子將會穿過絕緣層， 使晶體管器件之間的絕緣失效。在制造工藝方面，隨著光刻精度的提高，也需要相應(yīng)提高硅片(基板)和光刻掩模板的表面平整度，對于數(shù)十納米的最小線寬制程，表面平整度幾乎是原子尺 度。除此之外，光刻精度的提高對基板和掩模板之間的平行度要求也越來越高。這些十分苛刻的制造工藝條件，無疑也將成為提高光刻精度的另一個重要瓶頸。能耗和散熱的限制，微電子學(xué)技術(shù)除了在光刻加工技術(shù)上和半導(dǎo)體材質(zhì)上存在著急待突破的技術(shù)限制之外，它還受到了器件能耗過大和芯片散熱困難的嚴重困擾。隨著集成電路芯片 中晶體管數(shù)量大幅度增多，芯片工作時產(chǎn)生的熱量也同樣在大幅度增加，芯片的散熱問題已經(jīng)成為當今超大規(guī)模集成電路進一步發(fā)展的嚴重障礙，降低器件的能耗和 解決芯片的散熱也已成為微電子學(xué)技術(shù)進一步發(fā)展的一個主要技術(shù)瓶頸。第三，當今的微電子器件(如場效應(yīng)晶體管)，由于本身的工作能耗太大，已經(jīng)